高速实时JPEG2000解码方法技术

本发明专利技术公开了一种高速实时JPEG2000解码方法，主要解决现有技术处理过程复杂、并行度低、解码效率不高和高延时高功耗的问题。其技术方案为：利用多核高速解码平台，将外部数据码流通过万兆以太网接口缓存到指定内存中的解码链表和发送链表，处理器将解码链表中的图像帧数据发送到不同的内核中进行并行解码，同时将发送链表中的图像帧数据包发送到其他处理器的内核中并行解码，再将解码后的图像数据保存在对应的固态硬盘中。本发明专利技术具有处理过程简单、并行度较高、并行解码效率高的优点，可用于其它格式的图像压缩解码。

【技术实现步骤摘要】
高速实时JPEG2000解码方法
本专利技术涉及图像处理
，更进一步涉及一种JPEG2000解码方法，可用于其它格式的图像压缩解码。
技术介绍
图像处理一直以来是信号与信息处理领域内一个重要的研究方向。在计算机的各个应用领域中，图像处理方面是最为活跃的。伴随着科学技术的不断更新，图像领域也有了很大的进步，尤其是在图像的处理精度与复杂度上，都较之前上升了一个新的等级。然而，伴随着图像处理技术的进步而带来的大数据量给处理器造成了很大的压力，因此，当今图像处理面临的一大问题就是如何在保证精度的前提下，有效的提高图像数据处理的速率。将并行运算的概念引入图像处理领域是一个必然的趋势，大部分的图像处理算法对所处理的图像数据都有着可拆分的性质，数据之间没有因果关系并且关联性不大，非常适合并行计算。伴随着航天技术的飞速发展，在图像处理领域对静止图像压缩与解压缩的研究越来越多，图像高实时性的需求使得图像压缩算法处理数据的速度在不断提升，而不同图像数据帧之间没有任何关联，这些特性的体现非常符合于对算法进行并行处理。因此,可选取静态图像压缩领域具有代表性的JPEG2000算法对其进行并行处理，以实现验证并行系统的可靠性。中国科学院自动化研究所在其申请的专利“一种基于DSP的JPEG2000标准图像快速解压缩系统及方法”(专利申请号：CN201410258954.2，公开号：CN103997648A)中公开了一种基于数字信号处理(DSP)的JPEG2000标准图像快速解压缩系统及方法，对JPEG2000标准下的图像压缩数据进行多数字信号处理并行处理。该方法中控制模块接收压缩图像数据包后存储于内存中，并解析数据包，按照并行粒度划分为数字信号处理簇中的每个数字信号处理划分解压缩处理任务的起始点；数字信号处理簇中的数字信号处理根据划分的任务并行解压缩划分得到的解压缩处理任务。该方法存在的不足是，处理过程复杂，运算量比较大，效率低，功耗较高。
技术实现思路
本专利技术的目的在于针对上述已有技术的不足，提供一种高速实时JPEG2000解码方法，以减小运算量和功耗，提高解码速率。本专利技术的技术思路是：利用JPEG2000算法在Tilera多核高速解码平台上，使其和前端的JPEG2000压缩芯片协同工作，共同完成图像数据的JPEG2000实时编解码。利用并行处理技术在四个高速互联的CPU中分配任务，实现高速并行解码功能。根据上述思路，本专利技术的高速实时JPEG2000解码方法，是在Tilera多核高速解码平台上实现，该平台包括：两个快速多处理板、两个高速存储板，两个快速多处理板之间通过各自背板上的万兆以太网高速接口互联，且第一个快速多处理板上有两个处理器CPU1、CPU2、两个内存条SDRAM1、SDRAM2，第二个快速多处理板上有两个处理器CPU3、CPU4，两个内存条SDRAM3、SDRAM4；每个处理器有36个内核，处理器之间采用8路总线和接口互联；每层中的高速存储板通过4路总线和接口与快速多处理板高速通信，且第一个高速存储板挂载有两个固态硬盘SSD1、SSD2，第二个高速存储板挂载有两个固态硬盘SSD3、SSD4，分别存放快速多处理板中处理器解码后的图像数据，其解码步骤包括如下：1)外部数据流从第一个快速多处理板的第一处理器CPU1进入万兆以太网接口后，缓存到指定的内存中，并将其拆分成图像帧，再把图像帧的数据信息保存在第一内存条的不同数据链表中；2)第一处理器CPU1将第一内存条SDRAM1中所存储的图像帧数据平均分为四份，并进行如下处理：2a)将第一份图像帧数据包加上辅助信息存入第一内存条SDRAM1中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第一固态硬盘SSD1中；2b)将剩余的第二份、第三份、第四份图像帧数据包存入第一内存条SDRAM1中的发送链表中,并把这些图像帧数据发送到第二处理器CPU2；3)第二处理器CPU2将接收到图像帧数据进行如下处理：3a)将第二份图像帧数据包加上辅助信息存入第二内存条SDRAM2中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第二固态硬盘SSD2中；3b)将剩余的第三份、第四份图像帧数据包存入第二内存条SDRAM2中的发送链表中,并把这些图像帧数据发送到第三处理器CPU3；4)第三处理器CPU3将接收到图像帧数据进行如下处理：4a)将第三份图像帧数据包加上辅助信息存入第三内存条SDRAM3中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第三固态硬盘SSD3中；4b)将剩余的第四份图像帧数据包存入第三内存条SDRAM3中的发送链表中,并把这些图像帧数据发送到第四处理器CPU4；5)第四处理器CPU4将接收到的图像帧数据包加上辅助信息存入第四内存条SDRAM4中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第四固态硬盘SSD4中。本专利技术与现有技术相比较，具有如下优点：第一，由于本专利技术良好的分配了四个处理器之间的任务，使处理器之间并行的完成了码流解码过程，且平衡了处理器中各内核的处理任务，克服了任务分配不合理导致其他内核等待的问题，所以最大限度的提高了解码效率。第二，本专利技术在Tilera多核高速解码平台上实现了JPEG2000解码算法，由于不占用过多的内存和数据通道，克服了内存不足或数据通道阻塞的问题，在每个处理器的并行码流解码和图像写硬盘设计上，实现了高性能低功耗、低时延高速并行解码。第三，由于本专利技术充分的利用了每个处理器中的36个内核，让每一个内核同时工作，克服了已有内核未使用或使用过度的问题，所以最大限度的提高了其并行度。第四，由于将四个处理器设置成相同的工作流程，且每个流程都使用相同的方法对码流解码，故本专利技术方法操作过程简单，容易实现。附图说明图1是本专利技术使用的多核高速解码平台图；图2是本专利技术的实现流程图。具体实施方式参照图1，本专利技术使用的多核高速解码平台图，该平台分为上下两层，其中图1(a)是上层，图1(b)是下层。所述上层有一个快速多处理板1、一个高速存储板3，上层高速存储板3挂载有两个固态硬盘SSD1、SSD2，用来存放快速多处理板1中处理器解码后的数据，高速存储板3通过四路总线和接口与快速多处理板1高速通信；上层快速多处理板1上设有两个处理器CPU1、CPU2，两个内存条SDRAM1、SDRAM2。所述下层有一个快速多处理板2、一个高速存储板4，下层高速存储板4挂载有两个固态硬盘SSD3、SSD4，用来存放快速多处理板2中处理器解码后的数据，高速存储板4通过四路总线和接口与快速多处理板2高速通信；下层快速多处理板2上设有两个处理器CPU3、CPU4，两个内存条SDRAM3、SDRAM4。上层快速多处理板1通过背板上的万兆以太网接口与下层快速多处理板2高速互联，上下两层处理板共有：四个处理器，四个内存条，四个固态硬盘，即第一处理器CPU1、第二处理器CPU2、第三处理器CPU3、第四处理器CPU4；第一内存条SDRAM1、第二内存条S本文档来自技高网...

【技术保护点】
一种高速实时JPEG2000解码方法，是在Tilera多核高速解码平台上实现，该平台包括：两个快速多处理板(1，2)、两个高速存储板(3，4)，两个快速多处理板之间通过各自背板上的万兆以太网高速接口互联，且第一个快速多处理板上有两个处理器(CPU1、CPU2)、两个内存条(SDRAM1、SDRAM2)，第二个快速多处理板上有两个处理器(CPU3、CPU4)，两个内存条(SDRAM3、SDRAM4)；每个处理器有36个内核，处理器之间采用8路总线和接口互联；每层中的高速存储板通过4路总线和接口与快速多处理板高速通信，且第一个高速存储板挂载有两个固态硬盘(SSD1、SSD2)，第二个高速存储板挂载有两个固态硬盘(SSD3、SSD4)，分别存放快速多处理板中处理器解码后的图像数据，其解码步骤包括如下：1)外部数据流从第一个快速多处理板(1)的第一处理器(CPU1)进入万兆以太网接口后，缓存到指定的内存中。并将其拆分成图像帧，再把图像帧的数据信息保存在第一内存条的不同数据链表中；2)第一处理器(CPU1)将第一内存条(SDRAM1)中所存储的图像帧数据平均分为四份，并进行如下处理：2a)将第一份图像帧数据包加上辅助信息存入第一内存条(SDRAM1)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第一固态硬盘(SSD1)中；2b)将剩余的第二份、第三份、第四份图像帧数据包存入第一内存条(SDRAM1)中的发送链表中,并把这些图像帧数据发送到第二处理器(CPU2)；3)第二处理器(CPU2)将接收到图像帧数据进行如下处理：3a)将第二份图像帧数据包加上辅助信息存入第二内存条(SDRAM2)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第二固态硬盘(SSD2)中；3b)将剩余的第三份、第四份图像帧数据包存入第二内存条(SDRAM2)中的发送链表中,并把这些图像帧数据发送到第三处理器(CPU3)；4)第三处理器(CPU3)将接收到图像帧数据进行如下处理：4a)将第三份图像帧数据包加上辅助信息存入第三内存条(SDRAM3)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第三固态硬盘(SSD3)中；4b)将剩余的第四份图像帧数据包存入第三内存条(SDRAM3)中的发送链表中,并把这些图像帧数据发送到第四处理器(CPU4)；5)第四处理器(CPU4)将接收到的图像帧数据包加上辅助信息存入第四内存条(SDRAM4)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第四固态硬盘(SSD4)中。...

【技术特征摘要】
1.一种高速实时JPEG2000解码方法，是在Tilera多核高速解码平台上实现，该平台包括：两个快速多处理板(1，2)、两个高速存储板(3，4)，两个快速多处理板之间通过各自背板上的万兆以太网高速接口互联，且第一个快速多处理板上有两个处理器(CPU1、CPU2)、两个内存条(SDRAM1、SDRAM2)，第二个快速多处理板上有两个处理器(CPU3、CPU4)，两个内存条(SDRAM3、SDRAM4)；每个处理器有36个内核，处理器之间采用8路总线和接口互联；每层中的高速存储板通过4路总线和接口与快速多处理板高速通信，且第一个高速存储板挂载有两个固态硬盘(SSD1、SSD2)，第二个高速存储板挂载有两个固态硬盘(SSD3、SSD4)，分别存放快速多处理板中处理器解码后的图像数据，其解码步骤包括如下：1)外部数据流从第一个快速多处理板(1)的第一处理器(CPU1)进入万兆以太网接口后，缓存到第一内存条SDRAM1中，并将其拆分成图像帧，再把图像帧的数据信息保存在第一内存条的不同数据链表中；2)第一处理器(CPU1)将第一内存条(SDRAM1)中所存储的图像帧数据平均分为四份，并进行如下处理：2a)将第一份图像帧数据包加上辅助信息存入第一内存条(SDRAM1)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第一固态硬盘(SSD1)中；2b)将剩余的第二份、第三份、第四份图像帧数据包存入第一内存条(SDRAM1)中的发送链表中,并把这些图像帧数据发送到第二处理器(CPU2)；3)第二处理器(CPU2)将接收到图像帧数据进行如下处理：3a)将第二份图像帧数据包加上辅助信息存入第二内存条(SDRAM2)中的解码链表中，并把这些图像帧数据分发给自身的不同内核中进行码流解码，解码后再把每个内核上处理后的图像数据存入第二固态硬盘(SSD2)中；3b)将剩余的第三份、第四份图像帧数据包存入第二内存条(...

【专利技术属性】
技术研发人员：张静，张哲熙，李云松，牛高阳，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61