半导体装置制造方法及图纸

半导体装置包括：半导体衬底，具有第一面、及第二面；第一半导体层，设置在半导体衬底的第一面侧；第二半导体层，设置在第一半导体层的第二面侧；第三半导体层，设置在第二半导体层的第二面侧；栅极层，设置在半导体衬底内部，在第一方向延伸，在第二方向上并列配置，第一面侧的端部比第三半导体层靠近第一面侧；第一半导体区域，设置在第一栅极层与第二栅极层之间的第三半导体层；栅极绝缘膜，设置在第一栅极层与第二半导体层、第三半导体层、及第一半导体区域之间，与除第一半导体区域外的区域之间的膜厚是厚于与第一半导体区域之间的膜厚；发射电极，电连接第一半导体区域；及集电极，电连接第一半导体层。

【技术实现步骤摘要】
【专利说明】半导体装置本申请案享有以日本专利申请案2014-159590号(申请日:2014年8月5日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
作为用于电力的半导体装置的一例，有IGBT (Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)。并且，为了谋求接通电压的降低，采用沟槽栅极的沟槽栅极型IGBT正不断得以实用化。沟槽栅极型IGBT是通过微细化而使沟槽栅极间隔变窄，由此促进电子从发射极的注入，可降低接通电压。然而，担忧因微细化而栅极电容增大，切换速度下降。
技术实现思路
本专利技术的实施方式提供一种切换速度的下降得到抑制的半导体装置。实施方式的半导体装置包括:半导体衬底，具有第一面、及与所述第一面对向的第二面；第一导电型的第一半导体层，设置在所述半导体衬底的所述第一面侧；第二导电型的第二半导体层，设置在所述第一半导体层的所述第二面侧；第一导电型的第三半导体层，设置在所述第二半导体层的所述第二面侧；多个栅极层，设置在所述半导体衬底内部，在第一方向延伸，在与所述第一方向正交的第二方向上并列配置，所述第一面侧的端部比所述第三半导体层靠近所述第一面侧；多个第二导电型的第一半导体区域，设置在所述多个栅极层中的相邻的第一栅极层与第二栅极层之间的所述第三半导体层；栅极绝缘膜，设置在所述第一栅极层与所述第二半导体层、所述第三半导体层、及所述第一半导体区域之间，与除所述第一半导体区域外的区域之间的膜厚厚于与所述第一半导体区域之间的膜厚；发射电极，电连接在所述第一半导体区域；及集电极，电连接在所述第一半导体层。【附图说明】图1A、1B是第一实施方式的半导体装置的示意剖视图。图2是第一实施方式的半导体装置的示意俯视图。图3是在第一实施方式的中，制造中途的半导体装置的示意图。图4A、4B是在第一实施方式的中，制造中途的半导体装置的示意图。图5是在第一实施方式的中，制造中途的半导体装置的示意图。图6A、6B是在第一实施方式的中，制造中途的半导体装置的示意图。图7是在第一实施方式的中，制造中途的半导体装置的示意图。图8A、8B是在第一实施方式的中，制造中途的半导体装置的示意图。图9是在第一实施方式的中，制造中途的半导体装置的示意图。图10A、10B是在第一实施方式的中，制造中途的半导体装置的示意图。图11是第二实施方式的半导体装置的示意俯视图。图12是第三实施方式的半导体装置的示意俯视图。图13是在第三实施方式的中，制造中途的半导体装置的示意俯视图。图14是在第三实施方式的中，制造中途的半导体装置的示意俯视图。图15A、15B是第四实施方式的半导体装置的示意剖视图。图16是第四实施方式的半导体装置的示意俯视图。【具体实施方式】以下，一方面参照附图，一方面对本专利技术的实施方式进行说明。另外，在以下的说明中，对相同的部件等标示相同的符号，对已进行过一次说明的部件等适当地省略其说明。另外，在以下的实施方式中，以第一导电型为P型、第二导电型为η型的情况作为示例而进行说明。而且，在本说明书中，η+型、η型、η型的表记意为η型杂质浓度按照该顺序变低。相同地，Ρ+型、Ρ型、Ρ型的表记意为Ρ型杂质浓度按照该顺序变低。η型杂质例如为磷(Ρ)或砷(As)。而且，ρ型杂质例如为硼(Β)。(第一实施方式)本实施方式的半导体装置包括:半导体衬底，具有第一面、及与第一面对向的第二面；第一导电型的第一半导体层，设置在半导体衬底的第一面侧；第二导电型的第二半导体层，设置在第一半导体层的第二面侧；第一导电型的第三半导体层，设置在第二半导体层的第二面侧；多个栅极层，设置在半导体衬底内部，在第一方向延伸，在与第一方向正交的第二方向上并列配置，第一面侧的端部比第三半导体层靠近第一面侧；多个第二导电型的第一半导体区域，设置在多个栅极层中的相邻的第一栅极层与第二栅极层之间的第三半导体层；第一导电型的第二半导体区域，设置于在第一方向上相邻的第一半导体区域之间；栅极绝缘膜，设置在第一栅极层与第二半导体层、第三半导体层、第一半导体区域、及第二半导体区域之间，与第二半导体区域之间的膜厚厚于与第一半导体区域之间的膜厚；发射电极，电连接在第一及第二半导体区域；及集电极，电连接在第一半导体层。而且，包括:半导体衬底，具有第一面、及与第一面对向的第二面；栅极层，设置在半导体衬底内部；通道区域，设置在半导体衬底；栅极绝缘膜，设置在栅极层与所述半导体衬底之间，与除通道区域外的区域之间的膜厚厚于与通道区域之间的膜厚；发射电极，设置在半导体衬底的第二面侧；及集电极，设置在半导体衬底的第一面侧。图1A、1B是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图1A是图2的AA’截面。图1B是图2的BB’截面。另外，图2是除去半导体衬底上的层间绝缘膜或发射电极等的状态下的俯视图。本实施方式的半导体装置是夹着半导体衬底而设置发射电极与集电极，且栅极电极埋入在半导体衬底的沟槽内的沟槽型IGBT。如图1A、1B所示，本实施方式的IGBT包括半导体衬底10，所述半导体衬底10具有第一面、及与第一面对向的第二面。半导体衬底10例如为单晶硅。在半导体衬底10的第一面侧，设置p+型集极层(第一半导体层)12。并且，在p +型集极层12的第二面侧，设置η型漂移层(第二半导体层)14。进而，在漂移层14的第二面侧，设置Ρ型基极层(第三半导体层)16。在半导体衬底10的内部，设置多个栅极层20a、20b。多个栅极层20a、20b埋入到设置在半导体衬底10内的沟槽18内。栅极层20a、20b在第一方向延伸，在与第一方向正交的第二方向上并列配置。第一方向及第二方向相对于第一面平行。栅极层20a、20b例如为掺杂着η型杂质的多晶硅。另外，在图1Α、1Β、图2中，例示栅极层为两个的情况，但栅极层亦可为三个以上。沟槽18的深度深于漂移层14与基极层16的边界。并且，栅极层20a、20b的第一面侧的端部比漂移层14与基极层16的边界靠近第一面侧。与栅极层20a、20b对向的基极层16作为IGBT的通道区域而发挥功能。在第一栅极层20a与第二栅极层20b之间的基极层16表面，设置多个n+型发射极区域(第一半导体区域)22。而且，于在第一方向上相邻的发射极区域22之间的基极层16表面，设置p当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于包括：半导体衬底，具有第一面、及与所述第一面对向的第二面；第一导电型的第一半导体层，设置在所述半导体衬底的所述第一面侧；第二导电型的第二半导体层，设置在所述第一半导体层的所述第二面侧；第一导电型的第三半导体层，设置在所述第二半导体层的所述第二面侧；多个栅极层，设置在所述半导体衬底内部，在第一方向延伸，在与所述第一方向正交的第二方向上并列配置，所述第一面侧的端部比所述第三半导体层靠近所述第一面侧；多个第二导电型的第一半导体区域，设置在所述多个栅极层中的相邻的第一栅极层与第二栅极层之间的所述第三半导体层；栅极绝缘膜，设置在所述第一栅极层与所述第二半导体层、所述第三半导体层、及所述第一半导体区域之间，与除所述第一半导体区域外的区域之间的膜厚是厚于与所述第一半导体区域之间的膜厚；发射电极，电连接在所述第一半导体区域；以及集电极，电连接在所述第一半导体层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：镰田周次，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP