驱动电路制造技术

本发明专利技术公开了一种驱动电路。所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号。本发明专利技术能简化GOA电路的结构，适应显示面板超窄边框的需求。

【技术实现步骤摘要】
驱动电路
本专利技术涉及驱动
，特别涉及一种驱动电路。
技术介绍
传统的GOA(GatedriverOnArray)技术方案一般是通过在现有的薄膜晶体管阵列基板的制程中将扫描驱动电路形成在该薄膜晶体管阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。然而，传统的GOA电路的结构过于复杂，难以适应显示面板超窄边框的需求。故，有必要提出一种新的技术方案，以解决上述技术问题。
技术实现思路
本专利技术的目的在于提供一种驱动电路，其能简化GOA电路的结构，适应显示面板超窄边框的需求。为解决上述问题，本专利技术的技术方案如下：一种驱动电路，所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；其中，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号；所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；所述级传信号锁存单元还包括：一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。在上述驱动电路中，所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述控制单元还包括：一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出。在上述驱动电路中，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第九电流通道；所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接本文档来自技高网...

【技术保护点】
一种驱动电路，其特征在于，所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；其中，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号。

【技术特征摘要】
1.一种驱动电路，其特征在于，所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；其中，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号；所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；所述级传信号锁存单元还包括：一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。2.根据权利要求1所述的驱动电路，其特征在于，所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述控制单元还包括：一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出。3.根据权利要求1所述的驱动电路，其特征在于，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第九电流通道；所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道；以及所述第十二薄膜晶体管包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道；其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。4.根据权利要求1所述的驱动电路，其特征在于，所述第一扫描信号生成单元包括第二时钟信号输入端、第一锁存信号输入端、第四级传信号输入端/第四时钟信号输入端、第一扫描信号输出端，其中，所述第一锁存信号输入端与所述锁存信号输出端连接；所述第一扫描信号生成单元还包括：一第十三薄膜晶体管，所述第十三薄膜晶体管包括第十三栅极、第十三源极和第十三漏极，所述第十三栅极与所述第二时钟信号输入端连接，所述第十三栅极用于接收所述第二时钟信号输入端所提供的第二时钟信号，所述第十三源极用于接收第三高电压信号，所述第十三漏极与所述第一扫描信号输出端连接，第十三薄膜晶体管用于在所述第十三栅极所接收到的所述第二时钟信号为低电平信号时开启所述第十三源极与所述第十三漏极之间的第十三电流通道，以及用于在所述第二时钟信号为高电平信号时关闭所述第十三电流通道；一第十四薄膜晶体管，所述第十四薄膜晶体管包括第十四栅极、第十四源极和第十四漏极，所述第十四栅极与所述第一锁存信号输入端连接，所述第十四栅极用于接收所述第一锁存信号输入端所提供的所述锁存信号，所述第十四源极用于接收所述第三高电压信号，所述第十四漏极与所述第一扫描信号输出端连接，第十四薄膜晶体管用于在所述第十四栅极所接收到的所述锁存信号为低电平信号时开启所述第十四源极与所述第十四漏极之间的第十四电流通道，...

【专利技术属性】
技术研发人员：郝思坤，张鑫，戴荣磊，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：湖北;42