虚拟GPIO制造技术

提供了一种有限状态机，其响应于外部时钟的循环进行串行化虚拟GPIO信号和反串行化虚拟GPIO信号二者。该有限状态机将经串行化虚拟GPIO信号框定为各自由开始位和结束位划界的帧。

【技术实现步骤摘要】
【国外来华专利技术】虚拟GPIO相关申请本申请要求于2012年10月15日递交的美国临时申请No.61/714,118的权益，其内容通过引用完全被纳入于此。
本申请涉及通用输入/输出(GPIO)，并且尤其涉及配置成将一对引脚用作虚拟GPIO引脚的集成电路。
技术介绍
通用输入/输出(GPIO)使得集成电路设计者能够提供可以为特定应用定制的通用引脚。例如，取决于用户需要，GPIO引脚可以被编程为输出引脚或者输出引脚。GPIO模块或者外围设备通常会控制基于接口要求而能变动的引脚群。因为GPIO引脚的可编程性，它们一般被包括在微处理器和微控制器应用中。例如，移动设备中的应用处理器可以使用数个GPIO引脚来进行握手信令，诸如进行与调制解调器处理器的处理器间通信(IPC)。对于此类握手信令，若边带信号必须既被处理器发射又被其接收，那么该边带信号可以被视为是“对称”的。若有n个对称的边带信号需要被交换，那么每个处理器要求n*2个GPIO(一个GPIO发射给定信号并且一个GPIO接收该信号)。例如，调制解调器处理器与应用处理器之间的对称IPC接口可以包括五个信号，其转译成结果所得的IPC信令需要10个GPIO引脚。IPC通信需要如此之多的GPIO引脚增加了制造成本。此外，为IPC投入过多的GPIO限制了GPIO对其他系统级外围接口的可用性。该问题不能够通过将IPC通信移到处理器之间的主数据总线上来得到解决，因为如此就违反了特定角点条件。相应地，本领域中存在对能够容适众多输入/输出信号，而不要求过多数目的引脚的GPIO架构的需求。
技术实现思路
提供了一种用于在各自具有处理器的两个集成电路之间进行通信的虚拟GPIO架构。每个集成电路还包括用于使用一组信号与远程处理器通信的GPIO接口。该组信号包括一组GPIO信号和一组虚拟GPIO信号。每个集成电路由此包括对应于该组GPIO信号的一组GPIO引脚。与该组GPIO信号形成对比的是，该组虚拟GPIO信号并不在GPIO引脚上被发射。替换地，每个集成电路使用专用发射引脚和专用接收引脚来传送和接收该组虚拟GPIO信号。鉴于此，该组虚拟GPIO信号包括发射集和接收集。每个集成电路中的有限状态机(FSM)配置成通过该专用发射引脚向远程处理器串行地传送该发射集。该有限状态机进一步配置成在该专用接收引脚上从该远程处理器串行地接收虚拟GPIO信号的该接收集。该处理器向该GPIO接口提供第一组信号。从该GPIO接口，该第一组信号的一部分作为第一组GPIO信号在第一组对应GPIO引脚上被传送到远程处理器。来自该处理器的该第一组信号的剩余部分由该GPIO接口并行地提供到FSM。该FSM能够接着将该剩余部分作为虚拟GPIO信号的发射集在专用发射引脚上串行地传送。该GPIO接口还在第二组对应GPIO引脚上从该远程处理器接收第二组GPIO信号。此外，该FSM从该远程处理器串行地接收虚拟GPIO信号的接收集，并且并行地向该GPIO接口提供该接收集。该GPIO接口能够接着向该处理器提供第二组信号，该第二组信号包括来自该远程处理器的第二组GPIO信号、以及虚拟GPIO信号的接收集。用这种方式，该处理器对于其向该GPIO接口提供的第一组信号是否包括任何虚拟GPIO信号是“不置可否”的。类似地，对于该处理器来说，它从该GPIO接口接收到的第二组信号是否包括任何虚拟GPIO信号并没有功能上的差别。该处理器由此不需要针对其与本文中所公开的虚拟GPIO架构的集成进行任何配置或者重编程。此外，该有限状态机独立于该处理器，因为其并非是由软件驱动的。该虚拟GPIO架构由此能够在该处理器处于休眠模式或以其他方式呈非活跃时独立地运作，这节省了功率。一个处理器中的FSM在由开始位和结束位划界的帧中传送虚拟GPIO信号的发射集。远程处理器中的FSM由此将所传送的帧作为其虚拟GPIO信号的接收集来接收。通过监视其是否接收到包括了开始位和结束位二者的完整帧，一个处理器的FSM就能够检测出该远程处理器是否发生了故障。附图说明图1是示例虚拟GPIO架构的框图。图2A是其中处理器与单个远程处理器通信的虚拟GPIO架构的高级框图。图2B是其中处理器与两个远程处理器通信的虚拟GPIO架构的高级框图。图3是虚拟GPIO有限状态机的框图。图4解说了虚拟GPIO帧的传送与接收之间的时序关系。图5是图1的GPIO架构所实践的方法的流程图。本专利技术的实施例及其优势通过参考之后的详细描述而被最好地理解。应当领会，在一个或多个附图中，相同的参考标记被用来标识相同的元件具体实施方式提供了一种虚拟通用输入/输出(GPIO)架构，其使得系统能够将一对引脚使用为就如同这对引脚构成了更大数目的GPIO引脚一样。这一架构被视为是虚拟的，因为对于创建那些虚拟GPIO信号的系统级应用而言，这就如同那些虚拟GPIO信号正被容适在常规GPIO引脚上进行输入/输出一样。换句话说，具有本文中所公开的虚拟GPIO架构的片上系统(SoC)或处理器不会体验到GPIO信号与虚拟GPIO信号之间的功能性差异。然而，仅使用了两个引脚来传送和接收原本各自都需要它们自身专用的GPIO引脚对(若GPIO信号是对称的)的虚拟GPIO信号。本文中所公开的虚拟GPIO架构可以针对容适移动电话或其他通信设备中的应用处理器与调制解调器处理器之间的IPC来讨论。然而，将领会，本文中所公开的虚拟GPIO电路和技术广泛应用于要求GPIO能力的片上系统(SoC)或者专用集成电路(ASIC)。所公开的虚拟GPIO架构使得发射节点的健康对于接收节点来说是透明的。这是重要的优势，在软件实现的调试阶段期间尤其如此，因其向接收处理器指示了发射处理器变为不起作用的时间。为了使得能够实现此类稳健的虚拟GPIO能力，每个集成电路包括耦合到电路板上的发射线的专用发射引脚以及耦合到该电路板的接收线的专用接收引脚。鉴于此，虚拟GPIO信号可以被划分为用于在该发射线上进行传送的发射集和用于在该接收线上进行接收的接收集。如果信令是对称的，那么每个处理器的发射集中信号的数目是相同的。然而，本文中所公开的虚拟GPIO架构能够容适不对称信令，其中一个处理器的虚拟GPIO信号的发射集与远程处理器的发射集的大小不相同。现在转到附图，图1针对移动电话或其他通信设备中对应集成电路中的应用处理器集成电路100和调制解调器处理器集成电路105来解说虚拟GPIO架构101。因为每个集成电路耦合到专用的发射线和专用的接收线，所以应用处理器100的发射线110a由此是调制解调器处理器105的接收线。类似地，调制解调器处理器105的发射线110b是应用处理器100的接收线。这些线或导线被承载在电路板(由虚线150指示)或者集成电路100和105之间的其他物理互连上。每个集成电路包括耦合到对应发射线(例如，调制解调器处理器105的线110b)的专用发射引脚。类似地，每个处理器包括耦合到对应接收线(例如，调制解调器处理器105的线110a)的专用接收引脚。每个集成电路中的有限状态机(FSM)115使用这些专用线和引脚，参考来自外部时钟源(例如，32KHz休眠时钟)的外部时钟信号来控制传送和接收。如在GPIO领域所已知的，每个处理器包括其用来与GPIO引脚对接的GPIO接口103。有本文档来自技高网...

【技术保护点】
一种集成电路，包括：处理器；配置成从所述处理器接收第一组信号的GPIO接口；专用发射引脚；以及有限状态机(FSM)，其配置成从所述GPIO接口接收所述第一组信号，并且响应于外部时钟的循环，在所述专用发射引脚上将所述第一组信号作为虚拟GPIO信号的发射集串行地传送到远程处理器。

【技术特征摘要】
【国外来华专利技术】2012.10.15 US 61/714,118;2013.01.25 US 13/750,8391.一种集成电路，包括：处理器；多个GPIO引脚；配置成从所述处理器接收第一组GPIO信号以及从所述处理器接收第二组GPIO信号的GPIO接口，其中所述GPIO接口被进一步配置成在所述GPIO引脚中的对应GPIO引脚上向远程处理器传送所述第二组GPIO信号；专用发射引脚；以及有限状态机，其配置成从所述GPIO接口接收所述第一组GPIO信号，并且响应于外部时钟的循环，在所述专用发射引脚上将所述第一组GPIO信号作为虚拟GPIO信号的发射集串行地传送到所述远程处理器。2.如权利要求1所述的集成电路，其特征在于，进一步包括专用接收引脚，所述有限状态机进一步配置成响应于所述外部时钟的循环，在所述专用接收引脚上从所述远程处理器串行地接收虚拟GPIO信号的接收集，并且向所述GPIO接口提供虚拟GPIO信号的所述接收集。3.如权利要求1所述的集成电路，其特征在于，所述处理器包括应用处理器。4.如权利要求1所述的集成电路，其特征在于，所述处理器包括调制解调器处理器。5.如权利要求2所述的集成电路，其特征在于，所述有限状态机包括并入串出(PISO)移位寄存器和串入并出(SIPO)移位寄存器。6.如权利要求1所述的集成电路，其特征在于，所述有限状态机进一步配置成在由开始位和结束位划界的帧中串行地传送虚拟GPIO信号的所述发射集。7.如权利要求2所述的集成电路，其特征在于，所述有限状态机进一步配置成在由开始位和结束位划界的帧中串行地接收虚拟GPIO信号的所述接收集。8.如权利要求7所述的集成电路，其特征在于，所述有限状态机进一步配置成通过检测未能接收到所述帧的所述结束位来检测所述远程处理器的故障。9.如权利要求2所述的集成电路，其特征在于，所述有限状态机被配置成响应于所述外部时钟的第一时钟沿来串行地传送虚拟GPIO信号的所述发射集，并且响应于所述外部时钟的相反第二时钟沿来串行地接收虚拟GPIO信号的所述接收集。10.如权利要求9所述的集成电路，其特征在于，所述第一时钟沿是上升时钟沿，并且其中所述第二时钟沿是下降时钟沿。11.如权利要求1所述的集成电路，其特征在于，所述有限状态机被进一步配置成将虚拟GPIO信号的所述发射集的当前状态与先前状态进行比较，并且其中所述有限状态机进一步配置成在所述当前状态相比于所述先前状态改变了时串行地传送所述发射集，所述有限状态机进一...

【专利技术属性】
技术研发人员：L·米希拉，M·普拉萨德，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US