本发明专利技术公开了一种三段式寻址高精度DDS扫频信号发生器，包括累加器(1)、对称性处理模块(2)，ROM表(3)、线性插值模块(4)，累加器(1)在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块(2)，对称性处理模块(2)根据输入值的最高2位来判断所处于的象限，然后取第二段N-2位进行ROM表(3)查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块(4)进行插值运算得到相位累加器输出所对应的幅度数据。本发明专利技术精度高，低噪声，具有高的寻址范围，并且高的寻址范围并没有以指数增加的ROM作为代价，本发明专利技术ROM压缩比例高。
【技术实现步骤摘要】
本专利技术涉及频谱分析领域，具体涉及一种三段式寻址高精度DDS扫频信号发生器。
技术介绍
DDS，是直接数字频率合成的简称，经典的DDS信号发生器的结构如图1所示:相位累加器在参考时钟RFC的控制下，不断累加频率控制字FCW，然后相位累加器的输出经截断后去查找ROM表，查到的幅度值即为相位累加器输出所对应的幅度值，然后在经过数模转化器DAC，低通滤波器LP得到模拟的，频率受FCW控制的正弦波。如图2所示，其核心组成为:包括参考时钟(fc)、累加器、频率控制字(FCW)和ROM表。这种经典的方案存在以下问题，ROM占用多，相位截断误差大，幅度截断误差大。这些问题限制了 DDS的工程实用性。
技术实现思路
本专利技术要解决的技术问题是:经典DDS技术具有的ROM占用多，相位截断误差大，幅度截断误差大的问题。针对以上问题，提出了一种三段式寻址DDS扫频信号发生器。本专利技术解决上述技术问题采用的技术方案是:一种三段式寻址DDS扫频信号发生器，包括累加器、对称性处理模块，ROM表和线性插值模块，累加器在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块，对称性处理模块根据输入值的最高2位来判断所处于的象限，然后取第二段N-2位进行ROM表查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块进行插值运算得到相位累加器输出所对应的幅度数据。进一步的，对称性处理模块通过相位累加器输出的最高2位进行象限的划分，得到的象限结合线性插值的结果得到最终的幅度数据。进一步的，ROM表中存储了四分之一波长的幅度数据，而不是存储整个波长的数据，起到了压缩ROM的作用，查询ROM表得到的不是单个幅度值，而是幅度区间。进一步的，线性插值模块根据幅度区间和相位累加器输出数据的第三段M位进行线性插值，结合象限得到最终的幅度数据。本专利技术的原理在于:所谓三段式可以用(2，N_2，M)来表示，M+N的值小于等于累加器输出的位数，累加器输出的位数一般为32位。该三段式扫频信号发生器利用了正弦波的对称性特点，第一个字段2代表ROM表中仅存储正弦波1/4波长的幅度值，也就是通过累加器输出的最高2位来判断累加器输出所处于的象限，第二个字段N-2代表将正弦波的幅度量化为N-2位个bits来作为ROM表，将累加器输出的最高2位后面的N-2位作为ROM表的寻址地址，第三个字段用于表示取累加器输出的前N位后面的M位进行线性插值。所谓DDS，是直接数字频率合成技术，是一种数字化的频率合成技术。首先利用了正弦波的对称性，根据正弦波的对称性将ROM压缩为原来的四分之一。其次，使用一阶线性插值的方法，降低了幅度截断误差和相位截断误差。本专利技术与现有技术相比，具有如下优点:(I)、高的寻址范围:理论上的寻址范围可以达到极限N，也就是相位累加器输出的位数，实际中根据实际需要可以灵活选择寻址位数。但是高的寻址范围并没有以指数增加的ROM作为代价。(2)、精度高，低噪声:同时使用一阶线性插值来计算相位对应的幅度。相对于经典方案中的零阶插值来说，幅度的精度得到了很大的提高。(3)、ROM压缩比例高。例如，采用N = 32位，(2，8，8)的方案的情况下，ROM占用仅为0.5KB，相对于(2，14，O)方案占用32KB ROM，ROM压缩比例达到64，当然，ROM表还可以适当进一步被压缩。【附图说明】图1为经典的DDS信号发生器的结构图。图2为经典的DDS扫频信号发生器的组成示意图，其中I是累加器；3是ROM表。图3为本专利技术三段式DDS扫频信号发生器的组成示意图，其中:1累加器；2是对称性处理模块；3是ROM表；4是线性插值模块。【具体实施方式】下面结合附图以及具体实施例进一步说明本专利技术。如图2所示，经典的DDS扫频信号发生器主要包括两个部分，包括累加器I和ROM表3。由此带来的工程问题包括ROM占用多，相位截断误差大，幅度截断误差大。如图3所示，本专利技术三段式DDS扫频信号发生器，包括累加器1、对称性处理模块2，ROM表3、线性插值模块4。可以看到，图3中三段式DDS扫频信号发生器与经典DDS信号发生器相比多了对称性处理模块和线性插值模块，通过利用正弦曲线的对称性，可以将ROM表的大小压缩为原来的四分之一。累加器I在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块2，对称性处理模块2根据输入值的最高2位来判断所处于的象限，然后取第二段N-2位进行ROM表3查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块4进行插值运算得到相位累加器输出所对应的幅度数据。【主权项】1.一种三段式寻址高精度DDS扫频信号发生器，其特征在于:包括累加器(I)、对称性处理模块(2)，R0M表(3)和线性插值模块(4)，累加器⑴在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块(2)，对称性处理模块(2)根据输入值的最高2位来判断所处于的象限，然后取第二段N-2位进行ROM表(3)查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块(4)进行插值运算得到相位累加器输出所对应的幅度数据。2.根据权利要求1所述的三段式寻址高精度DDS扫频信号发生器，其特征在于:累加器(I)在参考时钟的作用于不断累加频率控制字。3.根据权利要求1所述的三段式寻址高精度DDS扫频信号发生器，其特征在于:对称性处理模块(2)根据累加器输出的高2位判断值所处的象限，不同象限的值在线性插值模块(4)输出后做不同的处理。4.根据权利要求1所述的三段式寻址高精度DDS扫频信号发生器，其特征在于:R0M表(3)的深度为2N_2，宽度一般为16位。5.根据权利要求1所述的三段式寻址高精度DDS扫频信号发生器，其特征在于:线性插值模块(4)将输入的区间分为2"份，取相位累加器输出值的第三段M与区间的左值相减，按照线性插值的方法来获得输出的幅度值，再根据对称性处理模块得到的象限，计算出最终的幅度值。【专利摘要】本专利技术公开了一种三段式寻址高精度DDS扫频信号发生器，包括累加器(1)、对称性处理模块(2)，ROM表(3)、线性插值模块(4)，累加器(1)在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块(2)，对称性处理模块(2)根据输入值的最高2位来判断所处于的象限，然后取第二段N-2位进行ROM表(3)查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块(4)进行插值运算得到相位累加器输出所对应的幅度数据。本专利技术精度高，低噪声，具有高的寻址范围，并且高的寻址范围并没有以指数增加的ROM作为代价，本专利技术ROM压缩比例高。【IPC分类】H03B23-00【公开号】CN104734639【申请号】CN201510161036【专利技术人】刘志会 【申请人】中国科学院光电技术研究所【公开日】2015年6月24日【申请日】2015年4月8日本文档来自技高网...
【技术保护点】
一种三段式寻址高精度DDS扫频信号发生器，其特征在于：包括累加器(1)、对称性处理模块(2)，ROM表(3)和线性插值模块(4)，累加器(1)在参考时钟下，累加频率控制字，累加器的输出进入对称性处理模块(2)，对称性处理模块(2)根据输入值的最高2位来判断所处于的象限，然后取第二段N‑2位进行ROM表(3)查询，查询得到相位累加器输出的值所处的幅度区间，然后在此区间中通过线性插值模块(4)进行插值运算得到相位累加器输出所对应的幅度数据。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘志会，
申请(专利权)人：中国科学院光电技术研究所，
类型：发明
国别省市：四川;51
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