本发明专利技术涉及一种半导体存储器件，该半导体存储器件包括：-用于读取从存储器阵列中选定的存储单元感测到的数据的单端感测放大器(SA)电路，该感测放大器具有用于馈入参考信号(REF)的第一节点(N1)、耦接到位线(BL)的第二节点(N2)以及负责在感测操作期间放大所选定的存储单元的内容的感测晶体管(T2、T3)；-参考电路(R)，其具有感测晶体管(T2,T3)的复制晶体管(T’2,T’3)，并且还包括被设计为使得每个复制晶体管在稳定的操作点操作的调节网络(OP1、T’5；OP2)，并且其中，所述调节网络产生施加于感测放大器电路的控制电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种包括单端感测放大器的半导体存储器件，并且更具体地，涉及提供一种参考电路，该参考电路产生要施加于感测放大器的控制信号以便将操作条件变化的影响减到最小。
技术介绍
各种感测放大器中的内存读取操作都是通过将输入数据与参考信号进行比较以决定输入数据逻辑状态来实现的。传统的差分感测放大器与两个位线连接，一个位线提供要读取的数据，而另一个位线用于参考电压生成。被耦接到单个位线的单端感测放大器被用于诸如动态随机访问存储器(DRAM)设计的存储器设计中。特定类型的单端感测放大器采用具有两个输入/输出节点的感测放大器，其中一个节点被耦接到输入数据线(位线)，并且另一个节点用于针对读操作过程馈入参考信号。图1示出了由申请人提出并且先前在公开EP 2 365 487 A2中描述的此种单端感测放大器的例子。它包括两个分支，每个分支都具有串联连接的PMOS晶体管和NMOS晶体管，形成交叉耦接的逆变器。晶体管是具有可单独控制的第一控制栅极和第二控制栅极的双栅晶体管。第一分支包括在电源V4和V3之间与NMOS晶体管T3串联的PMOS晶体管T4，并且第二分支包括在电源Vl和V2之间与NMOS晶体管T2串联的PMOS晶体管Tl。晶体管Tl和T2的第一栅极连接在一起(由第二分支形成的逆变器的输入端)并且连接到晶体管T3和T4之间的中间节点(由第一分支形成的逆变器的输出端)，由此形成用于馈入参考信号REF的感测放大器的第一输入/输出节点NI。晶体管T3和T4的第一栅极连接在一起(由第一分支形成的逆变器的输入端)并且连接到晶体管Tl和T2之间的中间节点(由第二分支形成的逆变器的输出端)，由此形成耦接到位线BL的感测放大器的第二输入/输出节点N2。由于这样的电路是不对称的事实而产生问题。考虑到各自晶体管的尺寸(Tl与T4相比，并且T2与T3相比)，确实两个分支可具有不同的设计。此外，第一节点NI和第二节点N2按照不同的方式操作，并且具有不同的负载(其中节点NI和节点N2 二者都是输入或都是输出)。此外，在感测过程中，所有晶体管的操作点通常彼此不同(Tl与T4相比，T2与T3相比)。因此，为了保证电路的正确操作，晶体管的宽度和长度必须被完全地设计(并且Tl和T4、T2和Τ3可以分别有意地不同)。参考、偏差和电源电压也必须明确地定义和很好的控制。然而，实际上，所有这些参数和晶体管性能(电流驱动能力、阈值电压、跨导、漏极电导等)很容易变化(PVT:工艺、电压、温度)。因为单端感测放大器是非对称电路，因此PVT诱发的变化在两个分支中彼此之间不补偿，并且可导致电路故障。
技术实现思路
本专利技术的目的在于提供一种不易于PVT变化的单端感测放大器。在这方面，根据第一方面，本专利技术涉及一种半导体存储器件，该半导体存储器件包括:-单端感测放大器电路，用于读取从在存储器阵列中选定的存储单元感测到的数据，该感测放大器具有用于馈入参考信号的第一节点、耦接到位线的第二节点以及在感测操作期间负责放大所选定的存储单元的内容的感测晶体管，-参考电路，具有所述感测晶体管的复制晶体管，并且还包括被设计为在稳定的操作点操作每一个复制晶体管的调节网络，并且其中，所述调节网络产生被施加于所述感测放大器电路的控制电压。尽管是非限制性的，所述存储器件的其他优选方面如下:-所述参考电路的所述调节网络被设计用于将每一个复制晶体管的操作点设置为等于相应的感测晶体管在由所述感测放大器电路执行的选定的存储单元的感测操作开始时的操作点，所述感测操作开始时的操作点在以下条件下被限定，即，在所述位线上感测到的电压对应于如果逻辑“I”被存储在所选定的存储单元时在所述位线上感测到的电压与如果逻辑“O”被存储在所选定的存储单元时在所述位线上感测到的电压之间的平均值；-由所述调节网络产生的所述控制电压被施加于所述参考电路中的复制晶体管的一个端子，并且被施加于所述感测放大器电路中的相应感测晶体管的相应端子；-所述感测放大器电路和所述参考电路都具有第一电路分支和第二电路分支，每一个所述分支都具有串联连接的至少一个第一导电类型的第一晶体管和第二导电类型的第二导电晶体管，其中，所述感测放大器电路的各个分支的所述第二晶体管是感测晶体管，并且其中，所述参考电路的各个分支的所述第二晶体管是所述感测放大器的各个分支的所述第二晶体管的复制晶体管；-所述参考电路的所述调节网络包括第一调节回路，该第一调节回路被设计为将所述参考电路中的所述第二分支的所述复制晶体管的漏极电压保持在与感测操作开始时数据线上的电压电平相对应的电压电平；-所述感测晶体管和所述复制晶体管是具有第一控制栅极和第二控制栅极的双栅晶体管，并且所述参考电路的所述调节网络包括第二调节回路，该第二调节回路被设计为驱动所述第一分支的所述复制晶体管的所述第二控制栅极，以便使第一分支的复制晶体管与第二分支的复制晶体管之间的电流比等于感测操作开始时第一分支的感测晶体管与第二分支的感测晶体管之间的电流比；-所述第二调节回路产生控制电压，该控制电源被施加于所述参考电路的所述第一分支的所述复制晶体管的所述第二控制栅极和所述感测放大器电路的所述第二分支的所述感测晶体管的所述第二控制栅极；-在所述参考电路的所述分支中布置所述第一导电类型的至少一个第一晶体管以形成电流镜；-所述复制晶体管与对应的感测晶体管具有相同的长度以及相同的宽度比；-所述存储器件具有多个感测放大器电路，所述多个感测放大器电路被布置为感测放大器电路条带(STSA)。本专利技术还涉及包括根据其第一方面的半导体器件的半导体存储器，并且还涉及操作根据其第一方面的半导体存储器件的过程，该过程包括以下步骤:-在稳定的操作点操作每个复制晶体管，-在所述参考电路中产生控制电压并且将所述控制电压施加于所述感测放大器电路。【附图说明】通过阅读下面对优选实施方式的详细描述，本专利技术的其他方面、目的和优点将变得更加明显，优选实施方式作为非限制性示例子并参照附图给出，其中:-图1，如上所述，示出了在公开EP2365487A2中介绍的单端感测放大器；-图2示出了根据本专利技术的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的第一实施方式；-图3示出了根据本专利技术的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的第二实施方式；-图4和图5示出了根据本专利技术的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的可能布局；-图6a和图6b示出了可在本专利技术的半导体存储器件中使用的级联电流镜；-图7a、图7b和图7c示出了可在本专利技术的半导体存储器件中使用的简单的运算放大器，或可用作非常简单的运算放大器的基本差分级；-图8示出了根据本专利技术的半导体存储器件的另一可能实施方式。【具体实施方式】本专利技术涉及一种包括参考电路和耦接到该参考电路的多个单端感测放大器电路的半导体存储器件。简而言之，该参考电路被设计和操作以产生馈送到感测放大器电路的控制信号以补偿各种PVT变化诱发的漂移并维持与PVT变化无关的感测放大器电路的正确操作。为了便于表示，图2示出了被耦接到参考电路R的单个感测放大器电路SA。然而，应当理解，参考电路R被耦接到多个感测放大器电路(1000个感测放大器电路本文档来自技高网...
【技术保护点】
一种半导体存储器件，该半导体存储器件包括：‑单端感测放大器(SA)电路，其用于读取从存储器阵列中选定的存储单元感测到的数据，所述感测放大器具有用于馈入参考信号(REF)的第一节点(N1)、耦接到位线(BL)的第二节点(N2)以及在感测操作期间负责放大所选定的存储单元的内容的感测晶体管(T2、T3)；‑参考电路(R)，其具有所述感测晶体管(T2、T3)的复制晶体管(T’2、T’3)，并且还包括调节网络(OP1、T’5；OP2)，所述调节网络被设计成使得每个复制晶体管都在稳定的操作点操作，并且其中，所述调节网络产生施加于所述感测放大器电路的控制电压。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：R·休斯，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：法国;FR
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。