一种电压可调的上电掉电复位电路制造技术

本发明专利技术公开了一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定及调节所述复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2-3∶1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。本发明专利技术具有精度高、效果好、能耗低等优点。

【技术实现步骤摘要】
一种电压可调的上电掉电复位电路
本专利技术涉及射频电路
，具体涉及一种电压可调的上电掉电复位电路。
技术介绍
RFID技术应用越来越广泛。在RFID芯片的电路设计中，要求复位电路有效果更佳的复位电压波形，其中复位电路设计的优劣性能直接影响整个芯片的功能性能。对于RFID芯片而言，在给芯片上电之前，芯片内部的各个电路处于不工作状态，数字电路要进入工作状态需要复位信号唤醒，因此复位电路能否输出的复位信号的效果对数字电路产生直接影响，复位信号效果不佳可能直接造成数字电路的出现错误，甚至直接造成芯片无法工作，现有的上电掉电复位电路输出的电压受电源电压影响抖动且波形不够陡峭，不能产生比较理想的复位电压，可能会造成数字电路出现错误判断，因此提供一种效果好、能耗低的复位电路，产生理想的复位电压波形供给数字电路工作，是急需解决的技术问题。
技术实现思路
本专利技术的一个目的是解决至少上述问题和/或缺陷，并提供至少后面将说明的优点。本专利技术还有一个目的是提供一种电压可调的上电掉电复位电路，其可以产生陡峭的输出电压波形，以供给数字电路工作，具有精度高、效果好、能耗低等优点。为了实现根据本专利技术的这些目的和其它优点，提供了一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定以及调节复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。优选的是，所述的电压可调的上电掉电复位电路，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。优选的是，所述的电压可调的上电掉电复位电路，所述反馈电路包括第三PMOS晶体；所述第三PMOS晶体管的栅极连接所述复位电路的输出端，所述第三PMOS晶体管的漏极连接所述检测电压电路的输出端，所述第三PMOS晶体管的源极连接所述芯片的电源电压。优选的是，所述的电压可调的上电掉电复位电路，所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。优选的是，所述的电压可调的上电掉电复位电路，所述施密特整形电路包括第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管；所述第四NMOS晶体管、所述第五NMOS晶体管、所述第四PMOS晶体管和所述第五PMOS晶体管的栅极相连，作为所述施密特整形电路的输入端，并连接所述延迟缓冲电路的输出端，所述第六NMOS晶体管和所述第六PMOS晶体管的栅极相连，作为所述施密特整形电路的输出端，并连接所述复位电路的输出端，所述第四NMOS晶体管、所述第六NMOS晶体管和所述第七NMOS晶体管的源极相连并接地，所述第四NMOS晶体管的漏极、所述第五NMOS晶体管的源极和所述第六NMOS晶体管的漏极相连，所述第五NMOS晶体管和所述第五PMOS晶体管的漏极相连并连接所述第七NMOS晶体管和第七PMOS晶体管的栅极，所述第五PMOS晶体管的源极、所述第四PMOS晶体的漏极和所述第六PMOS晶体管的漏极相连，所述第四PMOS晶体管、所述第六PMOS晶体管和所述第七PMOS晶体管的源极相连并连接所述芯片的电源电压，所述第七NMOS晶体管的漏极与所述第七PMOS晶体管的漏极相连，并连接至所述复位电路的输出端。优选的是，所述的电压可调的上电掉电复位电路，所述电容C0容量小于1pF。优选的是，所述的电压可调的上电掉电复位电路，还包括基准电压源模块，其由基准电压源和镜像电流NMOS晶体管构成，所述基准电压源为所述复位电路提供所述偏置电压，所述镜像电流NMOS晶体管的栅极和漏极连接所述基准电压源，所述镜像电流NMOS晶体管的源极接地。本专利技术至少包括以下有益效果：(1)本专利技术采用MOS晶体管在线性区的源漏电阻可变性，以及施密特整形电路的输出翻转的特点，从而得到一个输出的信号在电源电压vdd的上升和下降到某个电压值的时候翻转，即复位信号，调制MOS管的宽长比即可得到一个理想的上电掉电复位电压供给后续模块；(2)本专利技术由检测电压电路、延迟缓冲电路、反馈电路以及施密特整形电路构成，与常用以RC电路作为复位电路相比，本专利技术的复位电路能产生效果更好的复位信号，保证数字电路的正常工作；(3)本专利技术只消耗了很小的功耗就得到一个理想的上电掉电复位信号，具有精度高、效果好、能耗低等优点。本专利技术的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本专利技术的研究和实践而为本领域的技术人员所理解。附图说明图1为现有技术的上电掉电复位电路的结构示意图。图2本专利技术所述的电压可调的上电掉电复位电路的结构示意图。图3为本专利技术所述的电压可调的上电掉电复位电路与基准电压源模块连接的工作原理图。图4为本专利技术所述施密特整形电路的翻转电平示意图。图5为本专利技术所述的芯片的电源电压上升和下降对应的所述复位电路的输出端的电压。具体实施方式下面结合附图对本专利技术做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。如图1所示的现有技术的复位电路的示意图，当电源电压Vdd上升时，上电复位信号也跟着上升，当上电复位信号电平达到预定义的跳电压时，发生翻转，启动后续电路模块，但仍存在一些问题，当电源电压上身缓慢时，跳变电压发生严重向下偏移，不符合电路要求，掉电复位功能也不稳定，掉电快的情况下进行再次上电时会出现复位功能失效。图2-5示出了根据本专利技术的一种实现形式，一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定及调节所述复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转，得到陡峭的复位电压波形；所述检测电压电路和所述反馈电路均包含一宽长比不大于2-3∶1的MOS晶体管，所述检测本文档来自技高网...

【技术保护点】
一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，其特征在于，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定及调节所述复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2‑3∶1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压。

【技术特征摘要】
1.一种电压可调的上电掉电复位电路，其输出端连接芯片的数字电路，所述复位电路具有施密特整形电路，其特征在于，还包括：检测电压电路，其用于检测所述芯片的电源电压；反馈电路，其用于稳定及调节所述复位电路的输出端的电压；延迟缓冲电路，其用于将所述芯片的电源电压信号延迟缓冲传递至所述施密特整形电路；其中，当所述施密特整形电路的输入端的电压达到上升或下降翻转电平后，所述复位电路的输出端的电压发生翻转；所述检测电压电路和所述反馈电路均包含一宽长比不大于2:1的MOS晶体管，所述检测电压电路和所述反馈电路通过调制所述MOS晶体管的宽长比实现理想的上电掉电复位电压,所述延迟缓冲电路包括第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管和电容C0；所述第二NMOS晶体管和所述第二PMOS晶体管的栅极相连并连接所述检测电压电路的输出端，所述第三NMOS晶体管的栅极连接所述检测电压电路的输入端，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极连接所述第三NMOS晶体管的源极，所述第三NMOS晶体管和所述第二PMOS晶体管的漏极相连，作为所述延迟缓冲电路的输出端，所述第二PMOS晶体管的源极连接所述芯片的电源电压，所述电容C0的两端分别连接所述芯片的电源电压和所述延迟缓冲电路的输出端。2.如权利要求1所述的电压可调的上电掉电复位电路，其特征在于，所述检测电压电路包括第一NMOS晶体管和第一PMOS晶体管；所述第一NMOS晶体管和第一PMOS晶体管的栅极相连并连接基准电压源，作为所述检测电压电路的输入端，所述第一NMOS晶体管和第一PMOS晶体管的漏极相连，作为所述检测电压电路的输出端，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的源极连接所述芯片的电源电压。3.如权利要求2所述的电压可调的上电掉电复位电路，其特征在于，所述反馈电路包括第三PMOS晶体管；所述第三PMOS晶体管的...

【专利技术属性】
技术研发人员：刘敬术，潘明尤，罗国成，凌勤秀，
申请(专利权)人：北海市蕴芯电子科技有限公司，
类型：发明
国别省市：广西;45