不同缩放比率的集成芯片设计方法及EDA工具技术

本发明专利技术提供了FEOL/MOL/BEOL中的不同缩放比率。本发明专利技术涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。

【技术实现步骤摘要】
不同缩放比率的集成芯片设计方法及EDA工具
本专利技术一般地涉及半导体
，更具体地，涉及生成缩放集成芯片设计的方法。
技术介绍
在过去的四十年中，集成电路(IC)的密度已经根据称为摩尔定律的关系而增加。摩尔定律规定从一个技术节点到另一个技术节点(即，每18个月)，集成电路(IC)内的晶体管数量会加倍，因此用于固定数量晶体管的芯片面积将减小一半。更小的尺寸提供了硅成本的节省和IC性能的增加(例如，增加处理速度、存储器容量等)。在很大程度上，IC性能中的这种显著的增加已经迎来了当前信息时代的曙光。然而，不同于不考虑人类活动而适用的自然法则，只要创新者克服了与其相关联的技术挑战，摩尔定律就可以适用。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种用于生成缩放集成芯片设计的方法，包括：形成包括集成芯片的图示的初始集成芯片(IC)设计，其中，所述集成芯片具有前道工序(FEOL)部分、后道工序(BEOL)部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序(MOL)部分；以及通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片(IC)设计。该方法进一步包括：以不同缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。在该方法中，所述BEOL部分包括：第一金属通孔设计层；以及第一金属线设计层，设置在所述第一金属通孔设计层之上。在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；并且所述MOL部分包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层以及被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。该方法进一步包括：以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；并且以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的所述间距。在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层相匹配，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。在该方法中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；所述MD缩放比率等于所述FEOL缩放比率；以及所述MP缩放比率大于所述FEOL缩放比率。在该方法中，所述FEOL缩放比率介于所述初始IC设计的大约70％与大约80％之间的范围内。在该方法中，所述FEOL缩放比率等于所述初始IC设计内的所述多晶硅设计层的间距除以所述缩放IC设计内的所述多晶硅设计层的缩放间距。该方法进一步包括：基于所述缩放集成芯片设计，在半导体衬底上生成集成芯片。根据本专利技术的另一方面，提供了一种用于生成缩放集成芯片设计的方法，包括：形成包括集成芯片的图示的初始集成芯片(IC)设计，所述集成芯片具有前道工序(FEOL)部分、中间工序(MOL)部分和后道工序(BEOL)部分；以FEOL缩放比率对所述FEOL部分进行缩放；以第一MOL缩放比率对所述MOL部分内的第一设计层进行缩放以实现缩放第一MOL设计层，所述缩放第一MOL设计层的第一间距与所述FEOL部分内的栅极设计层的间距相匹配；以第二MOL缩放比率对所述MOL部分内的第二设计层进行缩放；以及以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率不同于所述FEOL缩放比率。在该方法中，所述BEOL部分包括：第一金属通孔设计层；以及第一金属线设计层，被设置在所述第一金属通孔设计层之上。在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；所述第一设计层包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层；以及所述第二设计层包括被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。该方法进一步包括：以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距与所述缩放多晶硅设计层的所述间距不同。在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层电接触，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。在该方法中，所述BEOL缩放比率大于所述FEOL缩放比率；所述第一MOL缩放比率等于所述FEOL缩放比率；以及所述第二MOL缩放比率大于所述FEOL缩放比率。在该方法中，所述FEOL缩放比率介于大约70％与大约80％之间的范围内。根据本专利技术的又一方面，提供了一种EDA(电子设计自动化)工具，包括：存储元件，被配置为存储包括集成芯片的图示的初始集成芯片(IC)设计，其中所述集成芯片具有前道工序(FEOL)部分、后道工序(BEOL)部分和设置在所述FEOL部分和所述BEOL部分之间的中间工序(MOL)部分；以及缩放元件，被配置为通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片(IC)设计。在该EDA工具中，所述BEOL部分包括第一金属通孔设计层，和设置在所述第一金属通孔设计层之上的第一金属线设计层；所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；以及所述MOL部分包括MD设计层，设置在被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的位置处，和MP设计层，设置在被配置为将所述半导体衬底连接到所述第一金属通孔设计层的位置。在该EDA工具中，所述缩放元件被配置为以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放，以实现所述缩放IC设计内的缩放MD设计层，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及所述缩放元件被配置为以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放，以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的间距。附图说明图1示出了生成具有不同FEOL缩放比率和BEOL缩放比率的缩放集成芯片设计的方法的一些实施例的流程图。图2至图4示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。图5示出了生成缩放集成芯片设计的方法的一些可选实施例的流程图。图6和图7示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。图8示出了被配置为执行生成缩放集成芯片设计的公开的方法的EDA(电子设计自动化)工具的一些实施例的框图。具体实施方式本文中参照附图进行描述，在通篇描述中，通常利用相同的参考符号来表示相同的元件，并且不同的结构不必按比例绘制。在以下的说明书中，出本文档来自技高网...

【技术保护点】
一种用于生成缩放集成芯片设计的方法，包括：形成包括集成芯片的图示的初始集成芯片（IC）设计，其中，所述集成芯片具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序（MOL）部分；以及通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片（IC）设计。

【技术特征摘要】
2013.11.18 US 14/082,4871.一种用于生成缩放集成芯片设计的方法，包括：形成包括表示集成芯片的图形的初始集成芯片IC设计，其中，所述集成芯片具有前道工序FEOL部分、后道工序BEOL部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序MOL部分，其中，所述FEOL部分包括有源区域设计层和栅极设计层，所述BEOL部分包括金属通孔设计层，所述MOL部分包括被配置为将所述栅极设计层连接到所述金属通孔设计层的第一MOL设计层以及被配置为将所述有源区域设计层连接到所述金属通孔设计层的第二MOL设计层；以及以第一缩放比率对所述第一MOL设计层进行缩放以实现缩放IC设计内的缩放第一MOL设计层，其中，所述缩放第一MOL设计层的第一间距与所述缩放IC设计内的缩放栅极设计层的间距相匹配；并且以第二缩放比率对所述第二MOL设计层进行缩放以实现所述缩放IC设计内的缩放第二MOL设计层，其中，所述缩放第二MOL设计层的第二间距不同于所述缩放栅极设计层的间距。2.根据权利要求1所述的方法，进一步包括：以不同缩放比率的所述第一缩放比率和所述第二缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。3.根据权利要求1所述的方法，其中，所述BEOL部分包括：第一金属线设计层，设置在所述金属通孔设计层之上。4.根据权利要求3所述的方法，其中，所述FEOL部分的栅极设计层包括设置在半导体衬底上方的多晶硅设计层；并且所述MOL部分的第一MOL设计层被配置为将所述多晶硅设计层连接到所述金属通孔设计层。5.根据权利要求4所述的方法，其中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；所述第一缩放比率等于所述FEOL缩放比率；以及所述第二缩放比率大于所述FEOL缩放比率。6.根据权利要求5所述的方法，其中，所述FEOL缩放比率介于所述初始IC设计的70％与80％之间的范围内。7.根据权利要求6所述的方法，其中，所述FEOL缩放比率等于所述缩放IC设计内的所述多晶硅设计层的缩放间距除以所述初始IC设计内的所述多晶硅设计层的间距。8.根据权利要求1所述的方法，进一步包括：基于所述缩放集成芯片设计，在半导体衬底上生成集成芯片。9.一种用于生成缩放集成芯片设计的方法，包括：形成包括表示集成芯片的图形的初始集成芯片IC设计，所述集成芯片具有前道工序FEOL部分、中间工序MOL部分和后道工序BEOL部分；以FEOL缩放比率对所述FEOL部分进行缩放；以第一MO...

【专利技术属性】
技术研发人员：李亮嶢，蔡宗杰，吴俊毅，李俊毅，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71