半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，其具备：场绝缘膜(17、18)，其被设置在P型外延生长层(13)上并具有第一角部(17a)、(17b)、(18a)、(18b)；N-型的阴极(14)，其被设置在所述P型外延生长层上并位于所述场绝缘膜的内侧，P-型的阳极(20)，其以与所述阴极上方相连接的方式而形成并对所述场绝缘膜的内侧的所述第一角部进行覆盖，所述阴极与所述阳极的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离。

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种具有二极管半导体装置。
技术介绍
图7为表示现有的半导体装置的剖视图。与该半导体装置相关联的竖型齐纳二极管(ZenerDiode)被记载于专利文献1中。图7所示的半导体装置具有硅基板111，且在硅基板111上设置有N型嵌入层112。在N型嵌入层112上设置有P型外延生长层113，且在P型外延生长层113上设置有由LOCOS氧化膜形成的场绝缘膜116、117、118、119。在场绝缘膜117、118的内侧的P型外延生长层113上设置有由N-型的杂质区域形成的阴极114，且N-型的阴极114与N型嵌入层112电连接。在场绝缘膜117、118的内侧的P型外延生长层113上设置有由位于阴极114上的P+型的杂质区域形成的阳极121。通过P+型的阳极121与阴极114而设置有齐纳二极管的PN接合部。在场绝缘膜117的外侧且场绝缘膜116的内侧的P型外延生长层113上，以及场绝缘膜118的外侧并且在场绝缘膜119的内侧的P型外延生长层113上分别设置有N+型杂质区域122。在P型外延生长层113上设置有位于N+型杂质区域122下方的N-型杂质区域115，且N-型杂质区域115与N型嵌入层112电连接。在N+型杂质区域122以及阳极121上设置有硅化膜123。当反复使用上述的二极管时则会存在耐压变动的问题。专利文献1:US2012/0074522(图2)
技术实现思路
本专利技术的若干方式为涉及一种具有对耐压变动进行抑制的二极管的半导体装置。本专利技术的一个方式为如下一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上，且具有第一角部；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且对所述场绝缘膜的内侧的所述第一角部进行覆盖，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离。根据上述本专利技术的一个方式，由第二杂质区域对场绝缘膜的内侧的第一角部进行覆盖，并且第二杂质区域与第一杂质区域相接合的PN接合部与第一角部分离。因此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。因此，即使反复使用二极管也能够抑制耐压变动。另外，本说明书中的“半导体层”可以为外延层，也可以为硅基板，亦可以为被设置在外延层或硅基板上的杂质扩散层。此外，在上述本专利技术的一个方式中优选为，所述第二杂质区域被设置在所述场绝缘膜的下方，而所述第一杂质区域不设置在所述场绝缘膜的下方。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。此外，在上述本专利技术的一个方式中优选为，所述PN接合部不设置在所述场绝缘膜的下方。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。此外，在上述本专利技术的一个方式中优选为，所述PN接合部被所述场绝缘膜包围。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。此外，在上述本专利技术的一个方式中优选为，具有：第一导电型的第三杂质区域，其被设置在所述半导体层上且被设置在所述场绝缘膜的外侧；第一导电型的第四杂质区域，其被设置在所述半导体层下方且与所述第三杂质区域以及所述第一杂质区域相连接。此外，在上述本专利技术的一个方式中优选为，所述场绝缘膜具有第二角部，且所述第三杂质区域对所述场绝缘膜的外侧的所述第二角部进行覆盖。由此，能够抑制场绝缘膜的第二角部处发生电场集中的现象。此外，在上述本专利技术的一个方式中优选为，所述第二杂质区域具有对所述PN接合部进行覆盖的第一区域，和位于所述第一区域上的第二区域，其中，所述第二区域与所述第一区域相比杂质浓度较高，并且所述第三杂质区域具有与所述第四杂质区域相连接的第三区域，和位于所述第三区域上的第四区域，其中，所述第四的区域与所述第三区域相比杂质浓度较高。此外，在上述本专利技术的一个方式中优选为，所述场绝缘膜的内周的平面形状为去掉四边形的角部而形成的形状。由此，能够抑制场绝缘膜处发生电场集中的现象。此外，在上述本专利技术的一个方式中优选为，所述场绝缘膜为硅的局部氧化氧化膜或者沟槽氧化膜。本专利技术的一个方式为如下一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置并且以与所述场绝缘膜相连接的方式而被设置，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部从所述场绝缘膜与所述第二杂质区域的边界分离。根据上述本专利技术的一个方式，第二杂质区域与第一杂质区域将接合的PN接合部，而与场绝缘膜与第二杂质区域的边界分离。因此，能够抑制场绝缘膜与第二杂质区域的边界处发生电场集中的现象。因此，即使反复使用二极管也能够抑制耐压变动。附图说明图1的(A)～(D)为表示本专利技术的一个方式所涉及的半导体装置的制造方法的剖视图。图2的(A)～(C)为表示本专利技术的一个方式所涉及的半导体装置的制造方法的剖视图。图3为图2的(C)所示的半导体装置的俯视图。图4的(A)～(D)为表示本专利技术的一个方式所涉及的半导体装置的制造方法的剖视图。图5的(A)～(C)为表示本专利技术的一个方式所涉及的半导体装置的制造方法的剖视图。图6为图5的(C)所示的半导体装置的俯视图。图7为表示现有的半导体装置的剖视图。具体实施方式以下，利用附图来对本专利技术的实施方式进行详细的说明。然而，本专利技术并不被限定于以下的说明，在不脱离本专利技术的主旨以及其范围的条件下对其方式以及详细内容进行各种变更，对于本领域技术人员而言容易被理解。因此，本专利技术并不限定于以下所示的实施方式的记载内容而被解释的内容。另外，在本说明书中的“角部”是指曲率半径较小的部分，具体而言是指曲率半径在0.5μm以下的部分。实施方式1图1以及图2为表示本专利技术的一个方式所涉及半导体装置的制造方法的剖视图。图3为图2(C)所示的半导体装置的俯视图。如图1(A)所示，预置硅基板11。接下来，如图1(B)所示，在硅基板11上设置N型嵌入层12(亦称为第四杂质区域)。接下来，如图1(C)所示，在N型嵌入层12上设置P型外延生长层13。接下来，如图1(D)所示，在P型外延生长层13上设置由N-型杂质区域形成的阴极14(亦称为第一杂质区域)以及N-型第三杂质区域15。阴极14以及第三杂质区域15分别位于N型嵌入层12上并与N型嵌入层12电连接。另外，N-型的阴极14的平面形状为缺少四角形的角的形状(参照图3)。接下来，如图2(A)所示，在P型外延生长层13上设置由LOCOS氧化膜形成的场绝缘膜16、17、18、19。在场绝缘膜17、18的内侧设置了有源区，且在该有源区内设置有阴极14。在场绝缘膜17、18的内侧设置有第一角部17a、17b、18a、18b，且在场绝缘膜17、18的外侧设置有第二角部17c、17d、18c、18d。场绝缘膜17、18的内侧的第一角部17a、17b、18a、18b与阴极14分离并未被阴极14覆盖。场绝缘膜17、18的外侧的第二角部17c、17d、18c、18d被第三杂质区域15覆盖。接下来，如图2(B)所示，在场绝缘膜17、18的内侧的P型外延生长本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上，且具有第一角部；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且对所述场绝缘膜的内侧的所述第一角部进行覆盖，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离。

【技术特征摘要】
2013.11.06 JP 2013-2299721.一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上，且具有第一角部；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且对所述场绝缘膜的内侧的所述第一角部进行覆盖；第一导电型的第三杂质区域，其被设置在所述半导体层上，并被设置在所述场绝缘膜的外侧；第一导电型的第四杂质区域，其被设置在所述半导体层下方，并与所述第三杂质区域以及所述第一杂质区域相连接，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离，所述场绝缘膜具有第二角部，所述第三杂质区域对所述场绝缘膜的外侧的所述第二角部进行覆盖。2.如权利要求1所述的半导体装置，其特征在于，所述PN接合部位于所述第二杂质区域的下部的内侧。3.如权利要求1或2所述的半导体装置，其特征在于，所述第二杂质区域被设置在所述场绝缘膜的下方，所述第一杂质区域未被设置在所述场绝缘膜的下方。4.如权利要求1或2所述的半导体装置，其特征在于，所述PN接合部未被设置在所述场绝缘膜的下方。5.如权利要求1或2所述的半导体装置，其特征在于，所述PN接合部被所述场绝缘膜包围。6.如权利要求1所述的半导体装置，其特征在于，所述第二杂质区域具有对所述PN接合部进行覆盖的第一区域、和位于所述第一区域上方的第二区域，所述第二区域与所述第一区域相比杂质浓度较高，所述第三杂质区域具有与所述第四杂质区域相连接的第三区域、和位于所述第三区域上方的第四区域，所述第四区域与所述第三区域相比杂质浓度较高。7.如权利要求1或2所述的半导体装置，其特征在于，所述场绝缘膜的内周的平面形状为去掉四边形的角而形成的形状。8.如权利要求1或2所述的半导体装置，其特征在于，所述场绝缘膜为硅的局部氧化氧化膜或沟槽氧化膜。9.一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上；第一导电型的第一杂质区域，其被设置在所述半导体层上，并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且以与所述场绝缘膜相连接的方式而被设...

【专利技术属性】
技术研发人员：佐久间盛敬，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本;JP