通过计数逐出进行的动态高速缓存扩大制造技术

一种微处理器包括高速缓存存储器和控制模块。所述控制模块使得高速缓存的尺寸变为零，并且随后使得高速缓存的尺寸在零和高速缓存的全尺寸之间，在使得所述尺寸在零和全尺寸之间之后，对从高速缓存逐出的数量进行计数，以及当逐出的数量达到逐出的预定数量时，增加所述尺寸。替代地，微处理器包括：多个核，其每个都具有第一高速缓存存储器；由核共享的第二高速缓存存储器；以及控制模块。所述控制模块使得所有的核睡眠，并且使得第二高速缓存的尺寸变为零，并且接收唤醒所述核中的一个的命令。所述控制模块在接收所述命令之后，对从唤醒的核的第一高速缓存逐出的数量进行计数，并且当逐出的数量达到逐出的预定数量时，使得所述第二高速缓存的尺寸变为非零。

【技术实现步骤摘要】
通过计数逐出进行的动态高速缓存扩大交叉申请的相关引用本申请要求基于于2014年1月27日提交的、名为“通过计数逐出进行的动态高速缓存扩大”的美国临时申请No.61/932,135的优先权，通过引用将其全部内容合并于此。
本专利技术是关于一种微处理器，特别是关于对从高速缓存存储器逐出的数量进行计数以及当逐出的数量达到逐出的预定数量时增加高速缓存存储器的尺寸的微处理器。
技术介绍
已经对于由微处理器消耗的功率给出了极大的重视。现代微处理器的大量的功率预算被其高速缓存存储器消耗。因此，需要一种方式来减小高速缓存存储器的功率消耗。
技术实现思路
本专利技术的一方面提供一种微处理器。所述微处理器包括高速缓存存储器和控制模块。控制模块被配置为使得高速缓存存储器的尺寸变为零，并且随后使得高速缓存存储器的尺寸变为在零和高速缓存存储器的全尺寸之间，在使得高速缓存存储器的尺寸在零和高速缓存存储器的全尺寸之间之后对从高速缓存存储器逐出的数量进行计数，并且当逐出的数量达到逐出的预定数量时，增加高速缓存存储器的尺寸。在另一方面，本专利技术提供一种通过具有能够在微处理器的操作期间使其尺寸动态地变化的高速缓存存储器的微处理器来管理性能和功率消耗的方法。所述方法包括：使得高速缓存存储器的尺寸变为零。所述方法还包括：在使得所述高速缓存存储器的尺寸变为零之后，使得高速缓存存储器的尺寸变为在零和高速缓存存储器的全尺寸之间。所述方法还包括：在使得高速缓存存储器的尺寸变为在零和高速缓存存储器的全尺寸之间之后，对从高速缓存存储器逐出的数量进行计数。所述方法还包括：当逐出的数量达到逐出的预定数量时，增加高速缓存存储器的尺寸。在又一个方面，本专利技术提供一种微处理器。所述微处理器包括：多个处理核，其中的每个都包括第一高速缓存存储器、由多个处理核共享的第二高速缓存存储器、以及控制模块。所述控制模块被配置为使得所有的多个处理核睡眠，并且使得第二高速缓存存储器的尺寸变为零。所述控制模块还被配置为接收命令来唤醒所述核中的一个。所述控制模块还被配置为在接收命令之后，对从核中的一个的第一高速缓存存储器逐出的数量进行计数。所述控制模块还被配置为当逐出的数量达到逐出的预定数量时，使得第二高速缓存存储器的尺寸变为非零。在又一个方面中，本专利技术提供一种用于管理具有其中的每个都具有第一高速缓存存储器的多个处理核的微处理器的性能和功率消耗的方法，所述微处理器还具有由多个处理核共享的第二高速缓存存储器。所述方法包括：使得所有的多个处理核睡眠，并且使得第二高速缓存存储器的尺寸变为零。所述方法还包括：接收命令来唤醒所述核中的一个。所述方法还包括：在接收命令之后，对源自核中的一个的第一高速缓存存储器的逐出的数量进行计数。所述方法还包括：当逐出的数量达到逐出的预定数量时，使得第二高速缓存存储器的尺寸变为非零。附图说明图1是微处理器的实施例的框图。图2是示出了根据一个实施例的图1的微处理器的操作的流程图。图3是微处理器的替代实施例的框图。图4是示出了根据一个实施例的图3的微处理器的操作的流程图。具体实施方式现在参考图1，示出了微处理器100的实施例的框图。微处理器100包括多个处理核102、耦合到核102的二级(L2)高速缓存存储器106、以及耦合到核102和L2高速缓存106的控制模块108。图1示出了具有四个核102的实施例；然而，其他的实施例可以利用不同数量的核102来设计。此外，如在此所述的用于通过计数逐出来动态扩大高速缓存存储器的各种实施例可以被应用到单核的处理器。优选地，L2高速缓存106是包括多个路(way)132的组关联高速缓存(set-associativecache)。图1的实施例示出了16个路132；然而，其他实施例可以利用不同数量的路来设计。不同的路被分离地供电。即，控制模块108被配置为单独地将电力提供给或者不提供给L2高速缓存106中的每个路。在替代实施例中，路的组被分离地供电。例如，在一个实施例中，路被以两个路为一组的方式而被分离地供电。有益的是，如在此所述地，通过仅仅对L2高速缓存106的路132中的一些进行供电，或者在一些情况下不对其进行供电，可以减小功率的消耗。在本专利技术中，使得L2高速缓存106的尺寸变为零意味着将电力从L2高速缓存106的所有的路132中移除，增加L2高速缓存106的尺寸意味着将电力提供给L2高速缓存106的额外的路132，并且使其可以用于高速缓存有效的数据，并且减小L2高速缓存106的尺寸意味着将电力提供给更少的L2高速缓存106的路132，并且使其不能用于高速缓存有效的数据。控制模块108包括：耦合到L2高速缓存106的功率开关134；耦合到功率开关134并且用于对其进行控制的状态机126；都耦合到提供输出到状态机126的比较器124的可编程阈值寄存器128和逐出计数器122。当L2高速缓存106逐出高速缓存线时逐出计数器122从L2高速缓存106接收指示136，这使得逐出计数器122对从L2高速缓存106逐出的高速缓存线的数量进行计数。在高速缓存存储器响应于高速缓存丢失(cachemiss)而利用另一个高速缓存线来替代有效的高速缓存线时发生高速缓存线逐出(或者简单称为逐出)。如果被逐出的高速缓存线包含修改的数据，则高速缓存存储器在替代其之前将修改的高速缓存线写入到主存储器中。比较器124比较逐出计数器122计数与在阈值寄存器128中的值。当比较器124确定两个值相等，其指示逐出计数已经达到阈值时，比较器124通知状态机126。作为响应，如将在下文中更详细地描述地，状态机126重置逐出计数器122，并且选择性地控制功率开关134以增加接收电力的路132的数量。控制模块108可以以硬件、软件、或者其组合来实现。在一个实施例中，使得核102睡眠的控制模块108的部分包括在核102的每个上运行的微代码138。控制模块108的操作将在下文中更加详细地描述。现在将参考图2，示出了根据一个实施例的图1的微处理器100的操作的流程图。流程在块202处开始。在块202之前(以及在图4的块402之前)，L2高速缓存106的尺寸可以随着在微处理器100上的工作负荷增加而增加，并且随着工作负荷的减少而缩小。所述尺寸还受到微处理器100所处的系统的配置的影响。例如，如果系统以电池电源来运行，则电力管理策略将偏向于省电，在其中，操作系统和/或微处理器100可以相对频繁地尝试减小L2高速缓存106的尺寸；相反，如果系统在持续的电力源(例如，A/C壁装电源插座)上运行，则电力管理策略将偏向于优化性能，在其中，操作系统和/或微处理器100可以相对不频繁地尝试减小L2高速缓存106的尺寸。操作系统可以请求微处理器100进入睡眠状态(例如，C状态)以节省电力，响应于此，微处理器100可以减小L2高速缓存106的尺寸，优选地，以分段方式(piece-wisefashion)来减小。此外，微处理器100本身可以监视其工作负荷，并且如果工作负荷较低则决定减小L2高速缓存106的尺寸。在一个实施例中，微处理器100仅仅在所有的核102在最小C状态下正处于睡眠中，并且当前操作频率低于阈值时，才减小L2高速缓存106的尺寸。优选地，最小C状态和阈值是可编程的，并且减小L2高速缓存1本文档来自技高网...

【技术保护点】
一种微处理器，包括：高速缓存存储器；以及控制模块，其被配置为：使得高速缓存存储器的尺寸变为零，并且随后使得高速缓存存储器的尺寸在零和高速缓存存储器的全尺寸之间；在使得高速缓存存储器的尺寸在零和高速缓存存储器的全尺寸之间之后，对从高速缓存存储器逐出的数量进行计数；以及当逐出的数量达到逐出的预定数量时，增加高速缓存存储器的尺寸。

【技术特征摘要】
2014.01.27 US 61/932,135;2014.02.25 US 14/188,9051.一种微处理器，包括：高速缓存存储器；以及控制模块，其被配置为：使得高速缓存存储器的尺寸变为零，并且随后响应于该微处理器的至少一个核被唤醒使得高速缓存存储器的尺寸为一唤醒后尺寸，其中唤醒后尺寸在零和高速缓存存储器的全尺寸之间；在使得高速缓存存储器的尺寸为该唤醒后尺寸之后，对从高速缓存存储器逐出的数量进行计数；当逐出的数量达到逐出的预定数量时，增加高速缓存存储器的尺寸，之后重置所计数的逐出的数量；以及当高速缓存存储器达到全尺寸时，停止对从高速缓存存储器逐出的数量进行计数。2.根据权利要求1所述的微处理器，其中，每次高速缓存存储器的尺寸变为零并响应于该微处理器的至少一个核被唤醒后，皆使得高速缓存存储器的尺寸为该唤醒后尺寸。3.根据权利要求1所述的微处理器，其中，所述控制模块被进一步配置为：(a)在增加高速缓存存储器的尺寸之后重置所计数的逐出的数量；(b)在重置所计数的逐出的数量之后，对从高速缓存存储器逐出的数量进行计数；(c)在(b)中计数的逐出的数量达到预定数量时，增加高速缓存存储器的尺寸；以及重复(a)、(b)、(c)直到所述尺寸达到全尺寸。4.根据权利要求1所述的微处理器，其中，高速缓存存储器包括具有N个路的组关联存储器，其中，高速缓存存储器的尺寸通过向其提供电力以使其可通过微处理器来使用的N个路中的一些路来确定，其中，所述控制模块被配置为通过在N个路中增加向其提供电力的路的数量来增加高速缓存存储器的尺寸。5.根据权利要求4所述的微处理器，其中，为了在N个路中增加向其提供...

【专利技术属性】
技术研发人员：GG亨利，史蒂芬嘉斯金斯，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31