一种全数字化峰值到达时刻鉴别方法技术

本发明专利技术涉及一种全数字化峰值到达时刻鉴别方法，包括以下步骤：利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号大于预设阈值时，输出为1，反之输出0，将待测信号转变为数字脉冲信号；所述待测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。该方法硬件电路简单，易于实现，同时易于进行多通道的扩展，同时相对于现有恒比定时、峰值检测等技术，硬件电路大幅简化，而鉴时精度类似，在多通道信号处理领域具备更强的实用性和可行性。

【技术实现步骤摘要】
一种全数字化峰值到达时刻鉴别方法
本专利技术涉及脉冲信号的到达时刻鉴别领域，具体涉及一种全数字化峰值到达时刻鉴别方法。
技术介绍
在激光测距、高能物理等领域，高分辨率的测距、粒子区分等应用均需要对脉冲信号的到达时间进行精确的测量。目前常见到达时刻判别方法有边沿检测、峰值检测、恒比定时检测等。边沿检测方法实现简便、成本低，但受信号回波强度影响较大，随着信号幅度的变化，到达时刻将在较大的范围内游走，其变化范围与脉冲信号上升沿宽度近似成正比。峰值检测通过高速采样获取高分辨率信号波形，通过后续处理确定峰值位置，需要高速的硬件采样电路，成本高、功耗高。恒比定时检测通过检测信号幅度达到峰值幅度的比例来确定到达时间，可以大幅度降低由于回波信号强度变化引起的随机游走，但其电路实现复杂，需要延迟、比例采样等硬件电路。由于硬件电路的复杂度上升，使得多通道信号处理的成本大幅提升，系统体积、功耗等因素也难以控制在合理范围内，不适合于目前日益提高的多通道并行信号处理环境。
技术实现思路
为解决现有技术探测精度不足或者电路结构复杂不易扩展等问题，本专利技术提供了一种全数字化峰值到达时刻鉴别方法。为了解决上述技术问题，本专利技术的技术方案具体如下：一种全数字化峰值到达时刻鉴别方法，包括以下步骤：利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号大于预设阈值时，输出为"1"，反之输出"0"，将待测信号转变为数字脉冲信号；所述待测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。在上述技术方案中，所述FPGA芯片具有高于待测信号数目的输入接口。在上述技术方案中，采用基于抽头延迟线的脉冲信号上升沿时刻测量和下降沿时刻测量。在上述技术方案中，所述FPGA芯片可以重新编程扩展待测信号数目。在上述技术方案中，计算待测信号的峰值到达时刻后，通过数字协议与后续处理单元通讯，输出高分辨率、低游走值的脉冲峰值到达时刻值。在上述技术方案中，以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻的具体步骤包括：对于每个数字脉冲信号，信号幅度由小于阈值到大于阈值，获得信号上升沿时刻；信号幅度由大于阈值到小于阈值时，获得信号下降沿时刻。在上述技术方案中，获得上升沿时刻与下降沿时刻后，根据下式计算峰值到达时刻：其中，t+为上升沿时刻，t-为下降沿时刻，η为下降沿对上升沿的比例系数，tpeak为峰值到达时刻。本专利技术具有以下的有益效果：本技术方案硬件电路结构简单，采用全数字化处理，有利于测量通道的扩展，同时可以大幅降低由于信号幅度变化引起的信号到达时刻随机游走，在多通道高精度信号计时等领域有较大的应用潜力。附图说明图1为全数字化峰值到达时刻鉴别硬件系统组成示意图。图2为全数字化峰值到达时刻测量原理示意图。图3为抽头延迟线计时与边沿检测原理示意图。图4为FPGA计时与边沿检测系统结构示意图。图5为多通道全数字化峰值到达时刻鉴别系统结构示意图。具体实施方式本专利技术的专利技术思想为：采用全数字化技术，通过测量信号的上升沿到达时刻和下降沿到达时刻，并依据脉冲信号自身的对称性特点，计算峰值到达时刻，实现对具有一定对称性的脉冲信号的峰值到达时刻准确鉴别，可用于激光或雷达信号测距、高能物理粒子到达时刻探测等领域，克服由于信号强度引起的到达时刻随机游走，实现对脉冲信号到达时刻的高精度探测本专利技术针对上升沿和下降沿具有一定对称性的信号，利用高速比较器和FPGA实现一种具有可扩展性的单路或者多路脉冲信号峰值到达时刻鉴别系统，包括：与待测信号通道数相对应的高速比较器，用于将待测模拟脉冲信号转变为数字脉冲信号；具备与待测信号通道数相对应数目输入的FPGA处理芯片，该芯片包括：与待测信号通道数相对应的高分辨率时间数字转换器，用于记录数字脉冲信号电平发生改变的时刻和信号转变方向，确定信号的上升沿时刻和下降沿时刻；峰值时刻鉴别方法，结合上升沿时刻和下降沿时刻，计算信号的峰值到达时刻；数据通讯模块，用于将所测得的峰值到达通过一定的协议与后续处理系统进行通讯。下面结合附图对本专利技术做以详细说明。单路信号测量系统的硬件组成如图1所示。待测信号为电压或电流信号，信号的电压/电流随时间变化，可表示为V＝Af(t)或者I＝Af(t)其中A为峰值幅度，f(t)为归一化的波形。待测信号相对于峰值时刻具有一定的对称性，取峰值时刻为tpeak，应有：f(tpeak-δ)＝f(tpeak+ηδ)(1)其中δ为偏离峰值时刻的时间，η为下降沿对上升沿的比例系数，对于前后对称信号，η＝1。通过将输入信号与一阈值进行比较，将模拟信号转换为数字脉冲信号，输入信号大于阈值时，数字信号为"1",否则为"0"。FPGA内具有高分辨率时间数字转换电路，随着时间推移，其时间逐步增加。FPGA监测此数字信号，当其状态发生变化时，记录其发生时刻。对于每个脉冲信号，信号幅度由小于阈值到大于阈值，可获得信号上升沿时刻t+；信号幅度由大于阈值到小于阈值时，获得信号下降沿时刻t-。获得上升沿时刻与下降沿时刻后，根据下式计算峰值到达时刻：其测量原理如图2所示。图示为前后对称，即η＝1的待测信号。图中a和b为到达时刻相同的但具有不同信号强度的两待测信号，信号幅度a>b。Ath为信号阈值。ta和tb分别为a信号与b信号的数字化信号。ta+和ta-分别对应a信号的上升沿时刻与下降沿时刻。tb+和tb-分别对应b信号的上升沿时刻与下降沿时刻。tca/tcb分别对应数字化后的a信号峰值到达时刻和b信号的峰值到达时刻。对于单一阈值检测电路，由于信号峰值强度的变化，峰值到达时刻相同的两信号，其前沿到达阈值的时间分别为ta+和tb+,具有较大的时刻鉴别误差。而采用峰值到达时刻鉴别方法后，则会极大的减小由于峰值强度变化引起的时刻鉴别误差。对于每个小于回波信号峰值的信号阈值Ath，存在两个时刻，分别对应脉冲信号的上升沿和下降沿。由于信号相对于峰值时刻具有比例对称性，由式(1)可得f(tpeak-δ+)＝f(tpeak+ηδ+)(4)因此可得δ-＝ηδ+(5)结合式(4)与式(5)，可获得式(2)，此时获得的到达时刻与回波信号峰值幅度无关，从而提高了信号到达时刻的测量精度，降低了信号峰值幅度变化引起的到达时刻随机游走。信号的上升沿时刻检测和下降沿时刻检测由FPGA实现，采用抽头延迟线实现信号的高分辨率时间数字转换(TimetoDigitalConvertor-TDC)。实现原理如图3所示。signal为输入信号，标为τ的元件为延时单元，输入信号经过多级延时，当信号在各级延时单元间传播时，Q1-Q8寄存器输入随时间依次变化。信号由"0"变为"1"时刻后，经过时间τ，Q1输入首先变为"0"，经过2τ后Q2输入变为"0"，依次类推。当寄存器时钟来临时，寄存器将各自的输入状态保存下来，通过其内"1"的个数，可以确定信号在时钟时刻前经过的总时间。Q1为"1"时，信号为上升沿，Q1为"0"时，信号为下降沿。将时间信号记录后，利用式(2)计算峰值到达时刻。为同时实现计时的高精度与长时间范围，可以采用粗时钟计数与高精度延时单元组成的本文档来自技高网...

【技术保护点】
一种全数字化峰值到达时刻鉴别方法，其特征在于，包括以下步骤：利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号大于预设阈值时，输出为1，反之输出0，将待测信号转变为数字脉冲信号；所述待测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。

【技术特征摘要】
1.一种全数字化峰值到达时刻鉴别方法，其特征在于，包括以下步骤：利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号大于预设阈值时，输出为"1"，反之输出"0"，将待测信号转变为数字脉冲信号；所述待测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻；其具体步骤如下：对于每个数字脉冲信号，信号幅度由小于阈值到大于阈值，获得信号上升沿时刻；信号幅度由大于阈值到小于阈值时，获得信号下降沿时刻；获得上升沿时刻与下降沿时刻后，根据下式计算峰值到达时刻：

【专利技术属性】
技术研发人员：王飞，王挺峰，郭劲，
申请(专利权)人：中国科学院长春光学精密机械与物理研究所，
类型：发明
国别省市：吉林;22