电子装置制造方法及图纸

本发明专利技术涉及一种电子装置。即便从飞越拓扑的主布线分支出的分支路径的长度很长时，也能减轻分支布线中不期望的信号反射效果。在上面设置有与时钟信号同步操作的多个第一半导体组件和用于控制第一半导体组件的第二半导体组件的安装基板上，作为将第二半导体组件与第一半导体组件电连接的信号路径，设置有多个主布线和在各个主布线的多个分支点处分支出的分支布线。在从与第一半导体组件不相重叠并且位于远离第一半导体组件的位置的分支点到达对应的第一半导体组件的分支布线的中途，串联连接有芯片电阻器。

【技术实现步骤摘要】
电子装置相关申请的交叉应用包括说明书、附图和摘要的于2013年8月9日提交的日本专利申请N0.2013-166537的公开通过引用被整体包含在此。
本专利技术涉及以飞越模式(fly-by mode)将一个半导体组件与多个其它半导体组件连接的安装技术，并且例如，涉及在应用于被称为母板、系统板等的电子装置时有效的技术，在该技术中，在安装基板上方，以飞越模式将多个DDR3-SDRAM(双倍数据速率3-SDRAM)安装在微计算机上。
技术介绍
存在下面的文献的示例，这些文献描述与电子装置中的存储器访问关联的命令/地址、控制系统等的信号的质量改进，所述电子装置具有诸如是半导体组件的微计算机和诸如是半导体组件的多个存储器装置的控制装置。 日本专利特开N0.2006-237385描述了当微计算机和多个存储器装置被安装在安装基板上时使得数据系统布线比命令/地址系统布线短。通过使用存储器装置之间的空余空间放置数据系统布线。命令/地址系统布线绕过安装基板的侧面。由此，可以减小数据和数据选通系统的布线阻抗并且实现缩短布线。 日本专利特开N0.2009-223854描述了容易对准在微计算机控制多个DDR-SDRAM的情况下并且当为了减少时钟布线使DDR-SDRAM共用时钟布线时由于信号负载的差异而导致命令/地址信号和时钟信号之间的相位差的措施。这里，可以在时钟信号的周期起始相位之前输出命令/地址信号。 日本专利特开N0.2012-8920描述了针对以下情况的措施:其中安装多个DIMM(双列直插式存储器模块)的系统板安装具有T结结构和飞越结构作为DIMM中的布线结构并且不能只通过时序控制(诸如，存储器控制器进行的调平控制)来处理结构之间的差异。这里，电容元件被插入从诸如使能信号的控制系统信号的传播路径分支出的路径中，对控制系统信号执行调平控制并且控制系统信号达到地平面。电容元件用作控制系统信号的谐波分量的短路路径，并且因此电容元件可以增强控制系统信号的信号质量。
技术实现思路
本申请的专利技术人已经研究出一种模块产品(电子装置)，在其上混合和安装有存储器装置(包括存储器芯片的半导体组件)和用于控制该存储器装置(包括控制以上存储器芯片的控制芯片的半导体器件)的控制装置。 现有的存储器装置(或安装在存储器装置上的存储器芯片)具有每装置(每单元)例如512Mb (兆位)的小(低)存储容量(集成度)。因此，在将模块产品的存储容量增大至(例如)16Gb (十亿位)的情况下，需要使用(安装)32个512Mb的存储器装置(或32个包括512Mb的一个存储器芯片的存储器装置)。 这里，如果大量的上述存储器装置直接安装在模块产品的母板上，则母板的尺寸增大并且难以实现模块产品的尺寸减小。 因此，如图11中所示，在日本专利特开N0.2012-8920中，制备了一种所谓的DMM，在该DIMM中，多个存储器装置安装在与模块产品的母板不同的插入物(布线基板)上并且采用其中DIMM的插入物被插入(连接到)设置在母板上的连接器的模块产品。 然而，近年来，每个存储器装置(存储器芯片)的存储容量已经增加。因此，当制造与之前容量(例如，16Gb)相同容量的模块产品时，可以减少要使用的存储器装置的数量。 此外，近年来，需要降低电子装置的成本。 因此，本专利技术的专利技术人已经研究了以下情况:在不使用插入物的情况下，将多个存储器装置直接安装在上面安装有控制装置的安装基板上并且已经发现下述的问题。 首先，在其上混合和安装以高速操作的存储器装置和控制存储器装置的控制装置的模块产品中，与当采用T结结构的布线拓扑时相比，当采用飞越结构的布线拓扑时，进一步减小布线负载并且进一步抑制信号波形质量的劣化。此外，飞越结构的布线拓扑在实现高速操作方面是优选的。 然而，当高速操纵的存储器装置中的每个和控制存储器装置中的每个的控制装置以飞越连接模式(飞越拓扑)连接时，已知的是，信号波形如图21中所示地分布。 同时，这样的原因是因为，从主布线分支并且将控制装置与存储器装置电连接的分支布线的长度变长并且分支布线中不期望的信号反射效果不能被忽略。 根据本说明书的描述和附图，本专利技术的以上和其它问题和新特征将变得清楚。 解决问题的手段 下面简要说明本申请中公开的实施例之中的典型实施例的概况。 在上面有与时钟信号同步操作的多个第一半导体组件和控制第一半导体组件的第二半导体组件的安装基板上，设置有多个主布线和在各个主布线的多个分支点处分支出的分支布线，来作为将第二半导体组件与第一半导体组件电连接的信号路径。芯片电阻器被串联连接在从没有与第一半导体组件重叠并且位于远离第一半导体组件的分支点到达对应的第一半导体组件的分支布线的中途。 本专利技术的效果 下面简要说明通过本申请中公开的实施例之中的典型实施例获得的效果。 S卩，通过飞越拓扑插入主布线的分支布线中的芯片电阻器可以减轻分支布线中不期望的信号反射效果，即使从主布线分支出的路径的长度长。 【附图说明】 图1是示出作为电子装置示例的通过其看到布线的上表面的说明性示图； 图2是示出作为电子装置示例的通过其看到布线的下表面的说明性示图； 图3是示出通过上表面看不到布线时的上表面的说明性示图； 图4是示出通过下表面看不到布线时的下表面的说明性示图； 图5是示出安装基板的垂直截面结构的示意性截面图； 图6是示意性示出电子装置中的命令/地址信号路径CAL的一位信号路径的垂直截面结构的截面图； 图7是示出具有分支点PSBcaf的命令/地址信号路径的飞越拓扑的细节的说明性示图； 图8是示出时钟信号路径的飞越拓扑的细节的说明性示图； 图9是示出第一列(rank)控制信号路径的飞越拓扑的细节的说明性示图； 图10是示出数据系统信号路径的T结拓扑的细节的说明性示图； 图11是示出形成在安装基板3的前表面上的半导体组件的安装区域的说明性示图； 图12是示出形成在安装基板3的后表面上的半导体组件的安装区域的说明性示图； 图13是示出在存储器装置的安装区域附近的图11中的部分A的细节的说明性示图； 图14是示出控制装置的外部端子的布置状态的平面图； 图15是示出作为控制装置的截面结构细节的图14中的Ι-Γ截面的截面图； 图16是示出控制装置的组装过程中的基体材料制备过程的组装状态的截面图； 图17是示出芯片安装(裸片键合)过程中的基体材料制备过程的组装状态的截面图； 图18是示出引线键合过程中的基体材料制备过程的组装状态的截面图； 图19是示出成型过程中的基体材料制备过程的组装状态的截面图； 图20是示出焊球安装过程中的基体材料制备过程的组装状态的截面图； 图21是示出当分支布线变得不利地长时的命令/地址信号波形的波形图。 【具体实施方式】 1.实施例的概述 首先，将描述本申请中公开的实施例的概述。在实施例的概述中的以圆括号引用的附图中的附图标记只示出通过附图标记表示的组件的概念中包括的组件。 [I]通过飞越拓扑将芯片电阻器插入主布线的分支布线中 电子装置⑴包括安装基板(3)、第一半导体组件(11)、第二半导体组件(17)和第三半导体组件(2)。第一半导体组件具有与本文档来自技高网...

【技术保护点】
一种电子装置，所述电子装置包括：安装基板；第一半导体组件，所述第一半导体组件包括第一半导体芯片并且被安装在所述安装基板的第一半导体组件安装区域上，所述第一半导体芯片与时钟信号同步地操作；第二半导体组件，所述第二半导体组件包括第二半导体芯片并且被安装在所述安装基板的第二半导体组件安装区域上，所述第二半导体芯片与时钟信号同步地操作，所述第二半导体组件安装区域相邻于所述第一半导体组件安装区域；以及第三半导体组件，所述第三半导体组件包括第三半导体芯片并且被安装在所述安装基板的第三半导体组件安装区域上，所述第三半导体芯片用于控制所述第一半导体芯片和所述第二半导体芯片，所述第三半导体组件安装区域相邻于所述第一半导体组件安装区域和所述第二半导体组件安装区域，其中，所述第三半导体组件经由主布线和第一分支布线以及所述主布线和第二分支布线而分别电连接到所述第一半导体组件和所述第二半导体组件，所述主布线设置在所述安装基板上，所述第一分支布线是在所述主布线的第一分支点处从所述主布线分支出的，所述第二分支布线是在所述主布线的第二分支点处从所述主布线分支出的，所述第一分支点和所述第二分支点被分别布置在所述第一半导体组件安装区域以及所述第二半导体组件安装区域的外部，以及第一芯片电阻器和第二芯片电阻器分别与所述第一分支布线和所述第二分支布线串联连接。...

【技术特征摘要】
2013.08.09 JP 2013-1665371.一种电子装置，所述电子装置包括: 安装基板； 第一半导体组件，所述第一半导体组件包括第一半导体芯片并且被安装在所述安装基板的第一半导体组件安装区域上，所述第一半导体芯片与时钟信号同步地操作； 第二半导体组件，所述第二半导体组件包括第二半导体芯片并且被安装在所述安装基板的第二半导体组件安装区域上，所述第二半导体芯片与时钟信号同步地操作，所述第二半导体组件安装区域相邻于所述第一半导体组件安装区域；以及 第三半导体组件，所述第三半导体组件包括第三半导体芯片并且被安装在所述安装基板的第三半导体组件安装区域上，所述第三半导体芯片用于控制所述第一半导体芯片和所述第二半导体芯片，所述第三半导体组件安装区域相邻于所述第一半导体组件安装区域和所述第二半导体组件安装区域， 其中，所述第三半导体组件经由主布线和第一分支布线以及所述主布线和第二分支布线而分别电连接到所述第一半导体组件和所述第二半导体组件，所述主布线设置在所述安装基板上，所述第一分支布线是在所述主布线的第一分支点处从所述主布线分支出的，所述第二分支布线是在所述主布线的第二分支点处从所述主布线分支出的， 所述第一分支点和所述第二分支点被分别布置在所述第一半导体组件安装区域以及所述第二半导体组件安装区域的外部，以及 第一芯片电阻器和第二芯片电阻器分别与所述第一分支布线和所述第二分支布线串联连接。2.根据权利要求1所述的电子装置， 其中，所述第一半导体组件和所述第二半导体组件是与时钟信号同步操作的第一存储器装置和第二存储器装置，以及 其中，所述第三半导体组件是用于控制所述第一存储器装置和所述第二存储器装置的控制装置。3.根据权利要求2所述的电子装置，其中， 所述主布线是命令/地址信号主布线，以及 所述分支布线是命令/地址信号分支布线。4.根据权利要求3所述的电子装置，其中， 经由时钟信号主布线和时钟信号分支布线，从所述控制装置向所述第一存储器装置和所述第二存储器装置供应时钟信号，所述时钟信号主布线设置在所述安装基板上，所述时钟信号分支布线是分别在所述时钟信号主布线的第一分支点和第二分支点处从所述时钟信号主布线分支出的。5.根据权利要求4所述的电子装置，其中， 对于要被输出到所述时钟信号主布线的所述时钟信号的每个周期，所述控制装置将命令/地址信号输出至所述命令/地址信号主布线。6.根据权利要求3所述的电子装置，其中， 经由控制信号主布线和控制信号分支布线，从所述控制装置向所述第一存储器装置和所述第二存储器装置供应控制信号，所述控制信号主布线设置在所述安装基板上，所述控制信号分支布线是分别在所述控制信号主布线的第一分支点和第二分支点处从所述控制信号主布线分支出的。7.根据权利要求5所述的电子装置，其中， 所述安装基板包括用于将所述控制装置连接到所述第一存储器装置的第一数据系统布线，和用于将所述控制装置连接到所述第二存储器装置的第二数据系统布线，以及 其中，所述控制装置执行在所述控制装置与通过所述控制信号所激活的所述第一存储器装置以及所述第二存储器装置之间的数据输入或输出。8.根据权利要求1所述的电子装置，其中， 从所述第一分支点到所述第二分支点的布线长度比从所...

【专利技术属性】
技术研发人员：林亨，诹访元大，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP