模数转换器和将模拟信号转换为数字信号的方法技术

本发明专利技术涉及电路技术领域，公开一种模数转换器及其方法。该模数转换器包括采样/保持单元、数模转换器、比较单元、以及控制单元。该采样/保持单元采样第一模拟信号。该控制单元包括补偿单元。该补偿单元接收指示信号，并在该指示信号指示该比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元接着输出补偿的现行位和该现行位所有较低有效位和该现行位的较高有效位。该模数转换器能够在两个输入信号彼此非常接近时，快速做出比较结果。

【技术实现步骤摘要】
模数转换器和将模拟信号转换为数字信号的方法
本专利技术涉及电路，特别涉及但不限于模数转换器和将模拟信号转换为数字信号的方法。
技术介绍
通常，模数转换器（analog-to-digitalconverter，ADC）包括比较器。该比较器用于比较两个输入信号，然后产生指示两个输入信号哪个比较大的数字信号（高电平或低电平）。在正常的比较下，该比较器的比较时间应该在预定的时间限制内。如果两个输入信号彼此非常接近，在预定的时间限制内很难确定出一个比较结果，从而导致一个非常长的比较时间。
技术实现思路
本专利技术的目的在于提供一种模数转换器和一种将模拟信号转换为数字信号的方法，能够在两个输入信号彼此非常接近时，快速做出比较结果。在一实施例中，模数转换器（ADC）包括采样/保持（sample/hold，S/H）单元、数模转换器（digital-to-analogconverter，DAC）、比较单元、以及控制单元。该采样/保持单元被配置成采样第一模拟信号。该数模转换器与该控制单元通信连接并被配置成转换反馈信号为第二模拟信号。该比较单元与上述采样/保持单元和数模转换器通信连接，并被配置成比较采样的第一模拟信号和上述第二模拟信号，并产生指示信号。该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定。该控制单元还包括与上述比较单元通信连接的补偿单元，该补偿单元被配置成在上述指示信号指示比较结果不能被确定时，相应于上述比较结果补偿现行位及该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元进一步输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位。其中，上述控制单元还包括与上述比较单元通信连接的逐次逼近寄存器（successiveapproximationregister，SAR）。该SAR被配置成接收来自比较单元的比较结果，储存该比较结果，根据该比较结果产生反馈信号，并且在上述指示信号指示比较结果能够被确定时反馈该反馈信号给上述数模转换器。优选地，该逐次逼近寄存器包括N个位寄存器，并且上述模数转换器还包括N个串连接的第一D型触发器（D-typeflipflops，DFF）。每个第一DFF的D端口接收指示信号。每个第一DFF的Q端口与上述逐次逼近寄存器的相对应的位寄存器连接。每个第一DFF的Q负（Qnegative，QN）端口与上述补偿单元连接。优选地，每个上述位寄存器还包括第二DFF、第一与门、延迟单元、第一缓冲器以及第二缓冲器。其中，在每个位寄存器中，该第二DFF的D端口接收与其相对应的比较结果。该第二DFF的时钟端口与相对应的第一DFF的Q端口连接。该延迟单元也与相对应的该第一DFF的Q端口连接。该第二DFF的Q端口与上述第一与门的第一输入端口连接。该延迟单元与该第一与门的第二输入端口连接。该第一与门的第三输入端口被配置成接收位复位信号。该第二DFF的Q端口与上述第一缓冲器连接。该第一缓冲器的输出端口与该第二缓冲器连接。该第二缓冲器的输出端口与上述DAC连接。优选地，上述补偿单元在指示信号指示比较结果不能被确定时，通过设置上述现行位为逻辑值1和重置该现行位的所有较低有效位为逻辑值0来补偿该现行位及该现行位的所有较低有效位。优选地，该补偿单元还包括第二与门、或门、第三DFF和第四DFF、第三缓冲器、第四缓冲器以及第五缓冲器。该第二与门的第一输入端口和第二输入端口与两个相邻位的各第一DFF的Q负（QN）端口连接。该第二与门的输出端口与上述或门的第一输入端口连接。该或门的第二输入端口与上述两个相邻位中较低有效位的位寄存器连接。该或门的输出端口与上述第三DFF的D端口连接。该第三DFF的Q端口与上述第三缓冲器连接。该第三缓冲器与上述第四缓冲器连接。上述第四DFF的D端口与上述第五缓冲器连接。该第五缓冲器与最高有效位（mostsignificantbit，MSB）的位寄存器连接。该第四DFF的Q端口与上述第三缓冲器连接。该第三DFF的时钟端口和上述第四DFF的时钟端口均被配置成接收并行时钟。优选地，当指示信号指示比较结果不能被确定时，上述补偿单元通过重置现行位为逻辑值0和设置该现行位的所有较低有效位为逻辑值1来补偿该现行位和该现行位的所有较低有效位。优选地，该补偿单元还包括第二与门、2选1多路复用器（multiplexer，MUX）、第三DFF和第四DFF，第三缓冲器、第四缓冲器以及第五缓冲器。该第二与门的第一输入端口和第二输入端口与两个相邻位的各第一DFF的Q负（QN）端口连接。该第二与门的输出端口与上述MUX的选择器端口连接。该MUX的第一输入端口与上述两个相邻位中较低有效位的位寄存器连接。该MUX的第二输入端口接地（GND）。上述第三DFF的Q端口与上述第三缓冲器连接。该第三缓冲器与上述第四缓冲器连接。上述第四DFF的D端口与第五缓冲器连接。该第五缓冲器与最高有效位（MSB）的位寄存器连接。该第四DFF的Q端口与上述第三缓冲器连接。该第三DFF的时钟端口和第四DFF的时钟端口均被配置成接收并行时钟。在另一实施例中，模数转换器（ADC）包括第一采样/保持单元、第二采样/保持单元、第一数模转换器、第二数模转换器、比较单元、以及控制单元。该第一采样/保持（S/H）单元采样第一模拟信号。该第二采样/保持（S/H）单元采样第二模拟信号。该第一数模转换器（DAC）与上述第一采样/保持单元和控制单元通信连接，并从该控制单元接收第一反馈信号和采样的第一模拟信号，并且转换该采样的第一模拟信号和该第一反馈信号之间的差值为第三模拟信号。该第二数模转换器（DAC）与该第二采样/保持单元和控制单元通信连接，并从该控制单元接收第二反馈信号和采样的第二模拟信号，并且转换该采样的第二模拟信号和第二反馈信号之间的差值为第四模拟信号。上述比较单元与上述第一数模转换器和上述第二数模转换器通信连接，并比较上述第三模拟信号和第四模拟信号，并产生指示信号。该指示信号指示上述第三模拟信号和第四模拟信号之间的比较结果能否被确定。该控制单元还包括与上述比较单元通信连接的补偿单元，该补偿单元在指示信号指示第一比较结果和第二比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元进一步输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位。该控制单元还包括与上述比较单元通信连接的逐次逼近寄存器（SAR），该SAR从该比较单元接收比较结果，储存比较结果，根据该第一比较结果产生上述第一反馈信号和根据该第二比较结果产生上述第二反馈信号，并在该指示信号指示第一比较结果和第二比较结果能被确定时，反馈该第一反馈信号给上述第一数模转换器，并且反馈该第二反馈信号给上述第二数模转换器。在另一实施例中，一种将模拟信号转换为数字信号的方法包括采样第一模拟信号；转换反馈信号为第二模拟信号；比较采样的第一模拟信号和该第二模拟信号；产生指示信号，该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定；在上述指示信号指示比较结果不能被确定时，补偿现行位和该现行位的所有较低有效位，从而该现行位和该现行位的所本文档来自技高网...

【技术保护点】
一种模数转换器，包括采样/保持单元、数模转换器，比较单元、和控制单元，其特征在于，所述采样/保持单元被配置成采样第一模拟信号；所述数模转换器与所述控制单元通信连接并被配置成转换反馈信号为第二模拟信号；所述比较单元与所述采样/保持单元和所述数模转换器通信连接，并被配置成比较采样的第一模拟信号和所述第二模拟信号，并产生指示信号，所述指示信号指示采样的第一模拟信号和所述第二模拟信号之间的比较结果能否被确定；其中，所述控制单元还包括与所述比较单元通信连接的补偿单元，该补偿单元被配置成：在所述指示信号指示所述比较结果不能被确定时，相应于所述比较结果补偿现行位和所述现行位的所有较低有效位，从而所述现行位和所述现行位的所有较低有效位的总和接近所述现行位的位权重，并且输出补偿的现行位和所述现行位的所有较低有效位及所述现行位的较高有效位；并且其中，所述控制单元还包括与所述比较单元通信连接的逐次逼近寄存器，该逐次逼近寄存器被配置成：接收来自所述比较单元的所述比较结果，存储所述比较结果，根据所述比较结果产生所述反馈信号，并且在所述指示信号指示所述比较结果能够被确定时反馈所述反馈信号给所述数模转换器。

【技术特征摘要】
1.一种模数转换器，包括采样/保持单元、数模转换器，比较单元、和控制单元，其特征在于，所述采样/保持单元被配置成采样第一模拟信号；所述数模转换器与所述控制单元通信连接并被配置成转换反馈信号为第二模拟信号；所述比较单元与所述采样/保持单元和所述数模转换器通信连接，并被配置成比较采样的第一模拟信号和所述第二模拟信号，并产生指示信号，所述指示信号指示采样的第一模拟信号和所述第二模拟信号之间的比较结果能否被确定；其中，所述控制单元还包括与所述比较单元通信连接的补偿单元，该补偿单元被配置成：在所述指示信号指示所述比较结果不能被确定时，相应于所述比较结果补偿现行位和所述现行位的所有较低有效位，从而所述现行位和所述现行位的所有较低有效位的总和接近所述现行位的位权重，并且输出补偿的现行位和所述现行位的所有较低有效位及所述现行位的较高有效位；并且其中，所述控制单元还包括与所述比较单元通信连接的逐次逼近寄存器，该逐次逼近寄存器被配置成：接收来自所述比较单元的所述比较结果，存储所述比较结果，根据所述比较结果产生所述反馈信号，并且在所述指示信号指示所述比较结果能够被确定时反馈所述反馈信号给所述数模转换器。2.根据权利要求1所述的模数转换器，其特征在于，所述逐次逼近寄存器包括N个位寄存器，而所述模数转换器还包括：N个串连接的第一D型触发器，其中，每个第一D型触发器的D端口被配置成接收所述指示信号，每个第一D型触发器的Q端口与所述逐次逼近寄存器的相对应的位寄存器连接，并且每个第一D型触发器的Q负端口与所述补偿单元连接。3.根据权利要求2所述的模数转换器，其特征在于，每个所述位寄存器还包括第二D型触发器、第一与门、延迟单元、第一缓冲器和第二缓冲器，其中，在每个位寄存器中，所述第二D型触发器的D端口接收与所述第二D型触发器相对应的比较结果，所述第二D型触发器的时钟端口与相对应的所述第一D型触发器的Q端口连接，所述延迟单元与相对应的所述第一D型触发器的Q端口连接，所述第二D型触发器的Q端口与所述第一与门的第一输入端口连接，所述延迟单元与所述第一与门的第二输入端口连接，所述第一与门的第三输入端口被配置成接收位重置信号；所述第一与门的输出端口与所述数模转换器连接，所述第二D型触发器的Q端口与所述第一缓冲器连接，所述第一缓冲器的输出端口与所述第二缓冲器连接，所述第二缓冲器的输出端口与所述数模转换器连接。4.根据权利要求3所述的模数转换器，其特征在于，所述补偿单元被配置成在所述指示信号指示所述比较结果不能被确定时，通过重置所述现行位为逻辑值0和设置所述现行位的所有较低有效位为逻辑值1来补偿所述现行位和所述现行位的所有较低有效位。5.根据权利要求4所述的模数转换器，其特征在于，所述补偿单元还包括第二与门、或门、第三D型触发器和第四D型触发器、第三缓冲器、第四缓冲器和第五缓冲器，其中，所述第二与门的第一输入端口和第二输入端口与两个相邻位的各第一D型触发器的Q负端口连接，而所述第二与门的输出端口与所述或门的第一输入端口连接，所述或门的第二输入端口与所述两个相邻位中较低有效位的位寄存器连接，所述或门的输出端口与所述第三D型触发器的D端口连接，所述第三D型触发器的Q端口与所述第三缓冲器连接，所述第三缓冲器与所述第四缓冲器连接，所述第四D型触发器的D端口与所述第五缓冲器连接，所述第五缓冲器与最高有效位的位寄存器连接，所述第四D型触发器的Q端口与所述第三缓冲器连接，所述第三D型触发器的时钟端口和所述第四D型触发器的时钟端口均被配置成接收并行时钟。6.根据权利要求3所述的模数转换器,其特征在于,所述补偿单元被设置成当所述指示信号指示所述比较结果不能够被确定时，通过设置所述现行位为逻辑值1和重置所述现行位的所有较低有效位为逻辑值0来补偿所述现行位和所述现行位的所有较低有效位。7.根据权利要求6所述的模数转换器，其特征在于，所述补偿单元还包括第二与门、2选1多路复用器、第三D型触发器和第四D型触发器、第三缓冲器、第四缓冲器和第五缓冲器，其中所述第二与门的第一输入端口和第二输入端口与两个相邻位的各第一D型触发器的Q负端口连接，而所述第二与门的输出端口与所述2选1多路复用器的选择器端口连接，所述2选1多路复用器的第一输入端口与所述两个相邻位之间的较低有效位的位寄存器连接，所述2选1多路复用器的第二输入端口接地，所述2选1多路复用器的输出端口与所述第三D型触发器的D端口连接，所述第三D型触发器的Q端口与所述第三缓冲器连接，而所述第三缓冲器与所述第四缓冲器连接，所述第四D型触发器的D端口与所述第五缓冲器连接，所述第五缓冲器与最高有效位的位寄存器连接，所...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：博通集成电路上海有限公司，
类型：发明
国别省市：上海;31