数据接口同步制造技术

在一个实施例中，设备可以包括将串行数据转换为并行数据的去串行化器，以及基于串行数据的比特计数来提供更新信号的计数器。设备还可以包括当目标时钟信号与更新信号同步时，提供同步信号的同步器。设备还可以包括响应于同步信号来提供验证指示符的输出单元。

【技术实现步骤摘要】
【国外来华专利技术】数据接口同步背景各实施例一般涉及用于电子设备的数据接口。许多电子设备包括通过一个或多个数据接口耦合在一起的多个组件。例如，蜂窝电话可以包括耦合到无线电收发器、声音输入设备、声音输出设备、照相机、显示设备、存储器设备等等的处理器核。这样的组件的功能不断地改善以满足市场需求。相应地，组件之间的数据接口可能需要适应增大的带宽要求。附图简述图1是根据一个或多个实施例的系统的框图。图2是根据一个或多个实施例的系统的框图。图3是根据一个或多个实施例的系统的框图。图4是根据一个或多个实施例的方法的流程图。图5A-5B是根据一个或多个实施例的系统的时序图。图6是根据一个或多个实施例的处理器核的框图。图7是根据一个或多个实施例的示例系统的框图。图8是了根据一个或多个实施例的示例系统的框图。具体实施方式在某些电子设备中，组件之间的数据接口可能必须处理对于每一个组件的不同的输入/输出传输速率。根据一些实施例，来自发射器的串行数据可以被去串行化为并行数据，并可以被同步到目标时钟。在一个或多个实施例中，可以将带有验证指示符的并行数据提供到接收器，验证指示符表示并行数据与目标时钟同步的指示。进一步地，在某些实施例中，目标组件可以忽略接收到的没有验证指示符的任何并行数据。参考图1，所示是根据一个或多个实施例的设备100的框图。如图1所示，设备100可以包括连接发射器110和接收器150的链路120。根据一些实施例，设备100可以是任何电子设备，诸如蜂窝电话、计算机、媒体播放器、网络设备等等。在某些实施例中，发射器110和接收器150可以存在以连接设备100的任何组件或外围设备，诸如处理器、核、存储器设备、显示设备、声音设备、无线收发器、照相机等等。例如，在一个或多个实施例中，接收器150可以连接到具有十比特并行数据路径的处理器。注意，尽管为了清楚起见只示出了一对发射器110和接收器150，但是，如图1所示的示例不旨在是限制性的。相应地，应该理解，可以存在任意数量的这样的收发器对，以连接设备100的各种组件。根据一些实施例，链路120可以是任何电气或数据连接(例如，主板连接、输入/输出电缆、网络连接器、总线、无线链路等等)。在一个或多个实施例中，发射器110可以包括发射逻辑115以管理到接收器150的数据连接。进一步地，在某些实施例中，接收器150可以包括接收逻辑155以管理来自发射器110的数据连接。根据一些实施例，链路120、发射逻辑115，以及接收逻辑155可以使用一个或多个数据接口协议。例如，在某些实施例中，链路120、发射器110以及接收器150可以使用移动行业处理器接口(MIPI)联盟的M-PHY规范(2011年2月8日的M-PHY版本1.00.00的MIPI规范，2011年4月28日批准)。在这样的实施例中，链路120可以是携带差分脉冲宽度调制的(PWM)信号的串行链路。可任选地，PWM信号可以被称为“自计时”的，如果时钟信息被包括在PWM波形的周期中。在一个或多个实施例中，链路120的PWM信号可以在M-PHY规范的一个或多个数据速率范围(被称为“GEAR”)内操作。例如，链路120可以在GEAR1(3Mbps到9Mbps)、GEAR2(6Mbps到18Mbps)、GEAR3(12Mbps到36Mbps)、GEAR4(24Mbps到72Mbps)、GEAR5(48Mbps到144Mbps)、GEAR6(96Mbps到288Mbps)、GEAR7(192Mbps到576Mbps)等等内操作。根据一些实施例，接收逻辑155可以包括使从发射器110接收到的串行数据(即，链路120的PWM信号)去串行化(即，转换成并行数据)的功能。进一步地，在某些实施例中，接收逻辑155还可以包括将去串行化的数据与接收器150的时钟速率同步的功能。下面将参考图2-6进一步描述接收逻辑155的此功能。在一个或多个实施例中，发射逻辑115和/或接收逻辑155可以以硬件、软件和/或固件来实现。在固件和软件实施例中，它们可通过计算机执行的指令来实现，计算机执行的指令被存储在例如光学存储、磁存储或半导体存储设备之类的非瞬态计算机可读介质上。尽管在图1的实施例中利用此特定实现示出的，但是，此处所讨论的各实施例的范围在这方面不受限制。参考图2，所示是根据一个或多个实施例的接收逻辑200的框图。更准确地说，接收逻辑200可以一般对应于如图1所示的接收逻辑155的全部或一部分。如图所示，可以由接收逻辑200接收输入信号。在一个或多个实施例中，输入信号可以是通过链路120从发射器110接收到的PWM信号。在一个或多个实施例中，可以将输入信号提供到输入单元210，该输入单元210可以处理输入信号以产生串行数据和相关联的时钟信号(标记为“时钟”)。例如，在某些实施例中，输入单元210可以将差分PWM信号转换为PWM单端的信号，然后，可以将PWM单端的信号转换为不归零(NRZ)串行数据。在这样的实施例中，输入单元210可以包括放大器。进一步地，在某些实施例中，输入单元210可以包括分析自计时PWM信号的波形的功能(例如，边缘检测器)，以获取串行数据(例如，对应于数据的比特的脉冲流)的时钟信号。如图2所示，可以将来自输入单元210的串行数据和时钟信号提供到N比特移位寄存器220。在一个或多个实施例中，N比特移位寄存器220可以在串行进至并行出(SIPO)模式下进行操作。换言之，N比特移位寄存器220可以响应于时钟信号的脉冲，存储串行数据，一次一个比特。如此，在N个脉冲之后，N比特移位寄存器220可以被填充(即，存储N比特串行数据)。进一步地，在某些实施例中，可以从N比特移位寄存器220的N个输出端子并行地读取存储在N比特移位寄存器220中的N个比特。如此，N比特移位寄存器220可以操作，以将串行数据去串行化为并行数据。例如，在某些实施例中，N比特移位寄存器220可以是10比特SIPO移位寄存器(即，N＝10)。如图所示，来自输入单元210的时钟信号还可以被提供到计数器230。在一个或多个实施例中，计数器230可以包括对时钟信号的脉冲进行计数以确定串行数据的比特计数的功能。进一步地，计数器230可以包括发送时钟信号的每N个脉冲的更新信号(标记为“更新”)的功能(即，在达到比特计数＝N时)。在某些实施例中，可以将更新信号提供到N比特锁存器240和同步器250。响应于接收更新信号，N比特锁存器240可以读取并存储N比特移位寄存器220的N比特并行数据输出(标记为“并行数据1”)。在一个或多个实施例中，N比特锁存器240可以在透明模式下进行操作。例如，在某些实施例中，N比特锁存器240可以是十比特透明锁存器，并可以使用十比特并行数据总线来获取并行数据。根据一些实施例，同步器250可以包括判断来自计数器230的更新信号是否同步到目标组件270的时钟信号(标记为“目标时钟”)的功能。例如，在目标组件270是处理器的情况下，目标时钟信号可以是处理器时钟信号。在一个或多个实施例中，同步器250可以基于更新信号和目标时钟信号是否是同步的，来输出同步信号(标记为“同步”)。例如，在某些实施例中，当目标时钟信号的脉冲在更新信号的脉冲之前或之后的预定义的时间阈值内发生时，同步本文档来自技高网...

【技术保护点】
一种设备，包括：将串行数据转换为并行数据的去串行化器；基于所述串行数据的比特计数来提供更新信号的计数器；当目标时钟信号与所述更新信号同步时，提供同步信号的同步器；以及响应于所述同步信号来提供验证指示符的输出单元。

【技术特征摘要】
【国外来华专利技术】1.一种用于电子设备的设备，包括：去串行化器，用于将串行数据转换为并行数据；计数器，用于基于所述串行数据的比特计数来提供更新信号；同步器，用于当由目标组件提供的目标时钟信号与所述更新信号同步时，提供同步信号；以及输出单元，用于响应于所述同步信号来提供验证指示符。2.如权利要求1所述的设备，其特征在于，所述输出单元还用于提供所述并行数据。3.如权利要求2所述的设备，其特征在于，进一步包括用于从所述输出单元接收所述验证指示符和所述并行数据的所述目标组件。4.如权利要求3所述的设备，其特征在于，所述目标组件用于忽略所述并行数据，除非所述并行数据是与所述验证指示符一起接收到的。5.如权利要求3所述的设备，其特征在于，所述目标组件是处理器。6.如权利要求1所述的设备，其特征在于，所述去串行化器是N比特移位寄存器。7.如权利要求6所述的设备，其特征在于，进一步包括用于存储所述并行数据的N比特锁存器，其中所述N比特锁存器耦合到所述N比特移位寄存器的所述输出。8.如权利要求7所述的设备，其特征在于，所述输出单元耦合到所述N比特锁存器的所述输出。9.如权利要求1所述的设备，其特征在于，所述验证指示符是用于指出所述并行数据与所述目标时钟信号同步的比特。10.如权利要求1所述的设备，其特征在于，进一步包括输入单元，所述输入单元用于基于脉冲宽度调制的PWM信号来向所述去串行化器提供所述串行数据。11.如权利要求10所述的设备，其特征在于，所述输入单元还用于基于所述串行数据来确定时钟信号。12.如权利要求10所述的设备，其特征在于，所述输入单元包括放大器。13.如权利要求10所述的设备，其特征在于，所述PWM信号将符合移动行业处理器接口MIPIM-PHY规范。14.如权利要求1所述的设备，其特征在于，进一步包括用于所述并行数据的十比特宽的并行总线。15.如权利要求1所述的设备，其特征在于，所述同步器包括第一触发器FF和第一缓冲器，其中所述第一FF用于在时钟输入处接收所述更新信号，并用于向所述第一缓冲器提供输出。16.如权利要求15所述的设备，其特征在于，所述同步器还包括用于在时钟输入处接收所述目标时钟信号的第二FF，其中所述第二FF的数据输入耦合到所述第一缓冲器。17.一种用于电子...

【专利技术属性】
技术研发人员：WL·杨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US