本发明专利技术提供一种采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统，所述方法包括：在数据的接收方向上，对20bit数据进行定界，生成新的20bit数据1；对所述20bit数据1进行解码，生成新的2字节数据；对所述2字节数据进行去抖动，生成新的2字节数据1；在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。本发明专利技术的采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统，通过对原始数据拆分进行定界、解码、去抖动、编码，使其工作时钟有效降为传统10GBase-X4 PCS架构时钟频率的一半，进而减小芯片的功耗。
【技术实现步骤摘要】
本专利技术涉及网络通信领域，尤其涉及一种采用20bits数据接口实现10GBase_X4PCS架构的方法及系统。
技术介绍
随着网络技术的发展及信息化应用的普及，以太网交换机得到了越来越广泛的应用，而不同的应用场景对交换机的端口形态及传输速率都有不同的需求。其中，10GBase-X4是由IEEE802.3定义的物理接口类型，10GBase_X4 PCS由4条通道组成，传统的10GBase-X4 PCS多采用1bit接口架构，该架构中，每条通道的速率为3.125Gbit/s，故，需要在312.5MHz的时钟下运行，时钟频率过高，同时增加了芯片的功耗。
技术实现思路
本专利技术的目的在于提供一种采用20bits数据接口实现10GBase_X4 PCS架构的方法及系统。为实现上述目的之一，本专利技术一实施方式的采用20bits数据接口实现10GBase-X4 PCS架构的方法，所述方法包括:在数据的接收方向上， 对20bit数据进行定界，生成新的20bit数据I ; 对所述20bit数据I进行解码，生成新的2字节数据； 对所述2字节数据进行去抖动，生成新的2字节数据I ; 在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。作为本专利技术的进一步改进，所述“对20bit数据进行定界，生成新的20bit数据I”具体包括: P1、接收所述20bit数据，将20bit数据按照排列顺序，分为前1bit数据和后1bit数据； P2、对前1bit数据进行定界，生成定界结果I ; P3、后1bit数据依据所述定界结果I进行定界，生成定界结果2 ; P4、依据所述定界结果2生成新的20bit数据I。作为本专利技术的进一步改进，所述“对所述20bit数据I进行解码，生成新的2字节数据”具体包括: M1、接收所述20bit数据1，将所述20bit数据I按照排列顺序，分为前1bit数据I和后1bit数据I ； M2、对前1bit数据I进行解码，生成解码结果I ; M3、后1bit数据依据所述解码结果I进行解码，生成解码结果2 ; M4、依据所述解码结果I和所述解码结果2生成新的2字节数据。作为本专利技术的进一步改进，10GBase-X4 PCS架构具有4条数据处理通道，每条数据处理通道中对应设置去抖动缓冲器； 所述“对所述2字节数据进行去抖动，生成新的2字节数据I”具体包括: N1、获取所述2字节数据的对齐标志在每条数据处理通道的去抖动缓冲器中的位置，将其标记为对齐标志地址； N2、在同一个窗口周期内，每条数据处理通道的去抖动缓冲器中均出现对齐标志后，将每条数据处理通道的去抖动缓冲器中的读指针同时指向对应的所述对齐标志地址； N3、判断所述读指针分别指向的所述对齐标志地址中对齐标志是否均处于高字节位或低字节位， 若是，继续步骤N4， 若否，将所述读指针分别指向的对齐标志完全对齐到高字节位或低字节位后，再进行步骤N4 ； N4、将每条数据处理通道的去抖动缓冲器中，所述读指针指向的所述2字节数据中处于高字节位的4个字节，组成新的高字节组，处于低字节位的4个字节，组成低字节组； N5、对高字节组或低字节组其中之一进行去抖动，生成处理结果I ; 对低字节组或高字节组其中另一依据处理结果I进行去抖动，生成处理结果2 ; 依据所述处理结果I和所述处理结果2生成新的2字节数据I。作为本专利技术的进一步改进，所述“在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2”具体包括: Ql、接收PCS上层下发的2字节数据2，将所述2字节数据2按照排列顺序，分为前Sbit数据2和后Sbit数据2 ; Q2、对前Sbit数据2进行编码，生成编码结果I; Q3、后Sbit数据2依据所述编码结果I进行编码，生成编码结果2 ; Q4、依据所述编码结果I和所述编码结果2生成新的20bit数据2。为实现上述目的之一，本专利技术一实施方式的采用20bits数据接口实现10GBase-X4 PCS架构的系统，所述系统包括:数据接收模块、定界模块、解码模块、去抖动模块、编码模块； 所述数据接收模块用于接收20bit数据； 在数据的接收方向上，所述定界模块用于对20bit数据进行定界，生成新的20bit数据I ; 所述解码模块用于对所述20bit数据I进行解码，生成新的2字节数据； 所述去抖动模块用于对所述2字节数据进行去抖动，生成新的2字节数据I ; 在数据的发送方向上，所述编码模块用于接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。作为本专利技术的进一步改进，所述定界模块具体用于: 接收所述20bit数据，将20bit数据按照排列顺序，分为前1bit数据和后1bit数据； 对前1bit数据进行定界，生成定界结果I ; 后1bit数据依据所述定界结果I进行定界，生成定界结果2 ; 依据所述定界结果2生成新的20bit数据I。作为本专利技术的进一步改进，所述解码模块具体用于: 接收所述20bit数据1，将所述20bit数据I按照排列顺序，分为前1bit数据I和后1bit 数据 I ； 对前1bit数据I进行解码，生成解码结果I ; 后1bit数据依据所述解码结果I进行解码，生成解码结果2 ; 依据所述解码结果I和所述解码结果2生成新的2字节数据。作为本专利技术的进一步改进，10GBase-X4 PCS架构具有4条数据处理通道，每条数据处理通道中对应设置去抖动缓冲器； 所述去抖动模块具体用于: 获取所述2字节数据的对齐标志在每条数据处理通道的去抖动缓冲器中的位置，将其标记为对齐标志地址； 在同一个窗口周期内，每条数据处理通道的去抖动缓冲器中均出现对齐标志后，将每条数据处理通道的去抖动缓冲器中的读指针同时指向对应的所述对齐标志地址； 判断所述读指针分别指向的所述对齐标志地址中对齐标志是否均处于高字节位或低字节位， 若是，继续对所述2字节数据进行去抖动处理； 若否，将所述读指针分别指向的对齐标志完全对齐到高字节位或低字节位后，再继续对所述2字节数据进行去抖动处理； 将每条数据处理通道的去抖动缓冲器中，所述读指针指向的所述2字节数据中处于高字节位的4个字节，组成新的高字节组，处于低字节位的4个字节，组成低字节组； 对高字节组或低字节组其中之一进行去抖动，生成处理结果I ; 对低字节组或高字节组其中另一依据处理结果I进行去抖动，生成处理结果2 ; 依据所述处理结果I和所述处理结果2生成新的2字节数据I。作为本专利技术的进一步改进，所述编码模块具体用于: 接收PCS上层下发的2字节数据2，将所述2字节数据2按照排列顺序，分为前Sbit数据2和后8bit数据2 ; 对前Sbit数据2进行编码，生成编码结果I; 后Sbit数据2依据所述编码结果I进行编码，生成编码结果2 ; 依据所述编码结果I和所述编码结果2生成新的20bit数据。与现有技术相比，本专利技术的有益效果是:本专利技术的采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统，通过对原始数据本文档来自技高网...
【技术保护点】
一种采用20bits数据接口实现10GBase‑X4 PCS架构的方法，其特征在于，所述方法包括：在数据的接收方向上，对20bit数据进行定界，生成新的20bit数据1；对所述20bit数据1进行解码，生成新的2字节数据；对所述2字节数据进行去抖动，生成新的2字节数据1；在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑晓阳，王东，贺伟，
申请(专利权)人：盛科网络苏州有限公司，
类型：发明
国别省市：江苏;32
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