用于DRAM中的功率降低的配置制造技术

本发明专利技术公开的实施例可以包括具有分段字线启用的设备，分段字线启用耦合到用于选择性地禁用多个分段字线驱动器中的若干分段字线驱动器的逻辑。所述逻辑可以分割所述设备的页以降低通过所述多个分段字线中的被禁用的分段字线的激活而消耗的功率。可以公开其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】用于DRAM中的功率降低的配置
本公开的实施例总体涉及用于降低动态随机存取存储器（DRAM）中的功率消耗的配置。
技术介绍
动态随机存取存储器（DRAM）堆叠对于增加计算系统中可用的存储器的量来说可以是有用的。虽然可以通过在单个平面上定位多个管芯来增加存储器，但是DRAM堆叠可以供给下述特定优点：增加存储器而不会成比例地增加管芯电耦合到的印刷电路板上的占用空间的大小。增加的存储器大小可能伴随有存储器所消耗的功率的线性增加。附图说明在附图的各图中通过示例的方式而不通过限制的方式图示本专利技术的实施例，附图中相似的附图标记指代类似的元件。图1A-1B图示根据本公开的各个实施例的DRAM堆叠的框图。图2图示根据本公开的各个实施例的针对图1A-1B的存储器堆叠的字线分段寻址配置的电气图。图3描述根据本公开的各个实施例的图2的字线分段寻址配置的操作的流程图。图4图示根据本公开的各个实施例的存储器堆叠的框图。图5描述根据本公开的各个实施例的图1A或图1B的存储器堆叠的实施方式的框图。具体实施方式本公开的实施例可以涉及将动态随机存取存储器（DRAM）或DRAM堆叠配置成降低功率消耗。在实施例中，DRAM页大小可以被在逻辑上划分在DRAM管芯的堆叠上以降低整体行激活功率消耗。在实施例中，通过把主字线分割成下子字线和上子字线，将DRAM页选择性地划分在DRAM管芯中。将使用本领域技术人员通常采用的术语来描述说明性实施例的各个方面以便把他们的工作的实质传达给本领域其它技术人员。然而，对于本领域技术人员来说将意识到的是，一些替代实施例可以是使用所描述的方面的部分来实践的。出于解释的目的，阐述了特定数字、材料和配置以便提供对说明性实施例的透彻理解。然而，对本领域技术人员来说将意识到的是，替代实施例可以在没有特定细节的情况下被实践。在其它实例中，公知的特征被省略或简化以便不使说明性实施例模糊。另外，将以对理解说明性实施例最有帮助的方式将各个操作依次描述为多个分立的操作；然而，描述的顺序不应当被解释为暗示这些操作是必须依赖于顺序的。具体来说，这些操作不必按呈现的顺序被执行。短语“在一个实施例中”被重复使用。该短语通常不指代相同的实施例；然而，它可以指代相同的实施例。术语“包含”、“具有”以及“包括”是同义的，除非上下文另外规定。短语“A/B”表示“A或B”。短语“A和/或B”表示“（A）、（B）或者（A和B）”。短语“A、B和C中的至少一个”表示“（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）”。短语“（A）B”表示“（B）或（AB）”，也就是说，A是可选的。图1图示根据本公开的各个实施例的DRAM堆叠100的侧视图，该DRAM堆叠100被配置为以与传统DRAM堆叠相比降低的功率消耗操作。DRAM堆叠100包括堆叠在DRAM管芯104顶上的DRAM管芯102。DRAM管芯102可以是被配置为通过选择性地分割一个或多个主字线降低DRAM管芯102的整体功率消耗的存储器管芯。DRAM管芯102可以包括命令地址（C/A）总线106和数据总线108。命令地址总线106可以耦合到存储单元的一个或多个阵列并可以被配置为选择性地实现对一个或多个阵列的存储单元的访问。命令地址总线106可以耦合到一个或多个主字线以使主字线驱动DRAM102的一个或多个阵列的分段字线和局部字线。数据总线108可以被以通信方式耦合到一个或多个阵列的存储单元并可以被配置为把数据传送到存储单元或从存储单元传送数据。类似于DRAM管芯102，DRAM管芯104可以是被配置为通过选择性地分割一个或多个主字线降低DRAM管芯104的整体功率消耗的存储器管芯。DRAM管芯104可以包括命令地址总线110和数据总线112。DRAM管芯104的命令地址总线110和数据总线112可以以如上针对DRAM管芯102描述的方式加以配置。DRAM管芯102和104中每一个均可以被配置为通过拆分或分割每个管芯中的一个或多个主字线来选择性地驱动DRAM管芯102和104的相应页大小的一半以把字线驱动功率降低近似一半。例如具有2千字节（kB）页大小的单个DRAM管芯可以用DRAM管芯102和104代替，DRAM管芯102和104例如每一个具有1kB页大小并可以被堆叠以提供类似于单个管芯的印刷电路板（PCB）上的占用空间。在实施例中，DRAM堆叠100可以被配置为实现对DRAM管芯102和104中的每一个的点到点访问。DRAM管芯104可以包括多个硅通孔（TSV）114a、114b（统称为114），硅通孔被配置为把来自DRAM管芯102的下表面116和来自DRAM管芯104的上表面118的所有端子耦合到DRAM管芯104的下表面120。这个点到点配置可以使得存储器控制器能够独立访问DRAM管芯102并独立访问DRAM管芯104。根据各个实施例，命令地址总线106和110彼此独立。图1B图示DRAM堆叠150，其被配置为以降低的功率消耗操作并具有共用命令地址总线。DRAM堆叠150包括堆叠在DRAM管芯154上的DRAM管芯152。DRAM管芯152可以包括可在DRAM管芯152和154之间共享的共用命令地址总线156。命令地址总线156可以包括专用于芯片选择的线，例如CS0/1，其可以被配置为使得存储器控制器能够在DRAM管芯152和DRAM管芯154之间进行选择。DRAM管芯152也可以包括数据总线158。DRAM管芯154可以包括TSV160a、160b（统称为160）和数据总线162。TSV160可以提供从DRAM管芯152的下表面164到DRAM管芯154的下表面166的、用于DRAM管芯154的所有端子的传导路径。根据各个实施例，DRAM堆叠100和150均可以包括3个、4个或更多DRAM管芯堆叠。如果3个或更多DRAM管芯被合并成堆叠，则根据本公开的实施例可以物理和/或逻辑地分割该3个或更多DRAM管芯中的每一个的每个页以便降低该3个或更多DRAM管芯的功率消耗。图2图示字线配置200，其可以使得能够分割主字线以降低由DRAM管芯102、104、152、154和/或DRAM堆叠100和150消耗的功率。字线配置200可以包括分段字线驱动器202a-h（统称为202）、主字线204和主字线驱动器206。字线配置200还可以包括分段字线（SWL）地址线208、子分段字线地址线210以及逻辑212a、212b、212c和212d（统称为212）。分段字线驱动器202可以均被耦合到个体分段字线且被配置为响应于在主字线204上接收的信号而激活存储器单元的行。主字线204可以被耦合以驱动每个分段字线驱动器202。主字线204可以被主字线驱动器206选择性地驱动为高和选择性地驱动为低。根据各个实施例，主字线驱动器206可以响应于由DRAM管芯102、104、152和/或154接收的一个或多个信号。例如，主字线驱动器206可以响应于在命令地址总线106、110和/或156中的一个或多个处接收的行地址和行地址选通（RAS）信号。分段字线地址线208可以被配置为使得逻辑212a-212d（统称为212）能够在耦合到逻辑212的两个或更多分段字线驱动器202中的每一个本文档来自技高网...

【技术保护点】
一种用于降低存储器中的功率的设备，包括：多个分段字线驱动器，被配置为驱动多个分段字线，其中所述多个分段字线中的每一个耦合到存储器单元的子阵列；主字线，耦合到多个分段字线驱动器，其中所述主字线响应于由所述设备接收的行地址选通（RAS）信号；分段字线启用，耦合到下述逻辑，该逻辑用于选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器，从而分割所述设备的页以降低由所述多个分段字线中的被禁用的分段字线的激活消耗的功率。

【技术特征摘要】
【国外来华专利技术】2012.06.28 US 13/5367241.一种用于降低存储器中的功率的设备，包括：多个分段字线驱动器，被配置为驱动多个分段字线，其中所述多个分段字线中的每一个耦合到存储器单元的子阵列；主字线，耦合到多个分段字线驱动器，其中所述主字线响应于由所述设备接收的行地址选通（RAS）信号；耦合到多个逻辑的分段字线地址线，所述多个逻辑耦合到两个或更多个分段字线驱动器，所述分段字线地址线被配置为使得逻辑能够在耦合到逻辑的两个或更多个分段字线驱动器中的每一个之间进行选择，以选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器，从而分割所述设备的页以降低由所述多个分段字线中的被禁用的分段字线的激活消耗的功率；以及耦合到多个逻辑的子分段字线地址线，所述子分段字线地址线被配置为选择性地禁用所述多个逻辑中的一个逻辑，其中禁用所述多个逻辑中的一个逻辑使得禁用耦合到所述多个逻辑中的所述一个逻辑的两个或更多个分段字线驱动器。2.根据权利要求1所述的设备，其中所述设备包括动态随机存取存储器，所述动态随机存取存储器包括所述分段字线地址线和所述子分段字线地址线。3.根据权利要求1所述的设备，其中所述逻辑用于把所述页分割为下子字线和上子字线，其中下子字线和上子字线中的每一个包括所述页的不同的物理分半。4.根据权利要求1所述的设备，其中所述逻辑用于把所述页分割为多个等大小分区，其中一次启用一个等大小分区，同时禁用等大小分区中的其他若干等大小分区。5.根据权利要求1所述的设备，其中所述子分段字线地址线被配置为选择性地禁用所述多个分段字线驱动器中的未基于所述分段字线地址线而禁用的若干分段字线驱动器中的至少一半。6.根据权利要求1-4中任一项所述的设备，其中所述分段字线地址线和所述子分段字线地址线响应于从存储器控制器接收到信号而选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器。7.一种降低功率的动态随机存取存储器堆叠，包括：第一动态随机存取存储器管芯，包括：第一多个分段字线驱动器，均耦合到存储器单元的子阵列的第一集合，且均被配置为响应于第一主字线信号；以及第一分段字线启用，被配置为在操作期间选择性地禁用第一多个分段字线驱动器中的至少一半，以降低第一动态随机存取存储器管芯的总字线功率消耗；以及第二动态随机存取存储器管芯，在堆叠配置中耦合至第一动态随机存取存储器管芯，且被配置为响应于从存储器控制器接收的控制信号而把数据传送到存储器控制器和从存储器控制器传送数据。8.根据权利要求7所述的动态随机存取存储器堆叠，其中所述多个分段字线驱动器是第一多个分段字线驱动器，其中子阵列的集合是子阵列的第一集合，所述分段字线启用是第一分段字线启用，其中第二动态随机存取存储器管芯包括：第二多个分段字线驱动器，均耦合到存储器单元的第二子阵列，且均被配置为响应于第二主字线信号；以及分段字线启用，被配置为在操作期间选择性地禁用所述多个分段字线驱动器中的至少一半，以降低第一动态随机存取存储器管芯的总字线功率消耗。9.根据权利要求...

【专利技术属性】
技术研发人员：A谢菲尔，JB哈尔伯特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US