一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路制造技术

本发明专利技术公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。

【技术实现步骤摘要】
一种同时提高读噪声容限和写裕度的12管SRAM单元电路
本专利技术涉及电路
，尤其涉及一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路。
技术介绍
高速和低功耗是如今SRAM(静态随机存储器)设计的焦点，在改善某一性能的同时可能影响另一性能使之恶化。随着工艺尺寸的不断缩减、电源电压的不断下降以及存储容量的增加，存储器的软错误率会变得越来越高，SRAM的可靠性和良率面临挑战。然而利用传统的纠错编码(ECC)只能解决单比特位的软错误，当工艺节点进入纳米级以后，多比特位软错误的发生概率会指数增加。为了解决这个问题，位交错的阵列结构得到广泛应用。然而位交错结构的使用会产生半选问题，这包括半选单元的稳定性破坏和半选单元的附加功耗两个问题。专利技术人在进行专利技术创造的过程中发现，现有技术主要存在如下缺陷：1)现有的广泛使用的6TSRAM单元结构如图1所示，是由两个交叉耦合的反相器(N1与P1、N2与P2)组成的锁存器和两个传输管(N3和N4)按照一定的规则组成的；其中N1～N4为NMOS管(N型金属-氧化物-半导体)，P1～P2为PMOS管(P型金属-氧化物-半导体)。在读或者写操作的过程中，字线WL(Word-line)都被置为高电平，使得两个传输管N3和N4导通。这样，它们把内部的数据存储节点和位线BL和BLB(Bit-line和Bit-line-bar)直接连在一起。在保持数据的状态，字线WL是无效的，这时传输管都是关断的，它们把内部的数据存储点和位线完全隔离，切断内部数据与外部数据的交换。在持续供电的条件下，功能完好的SRAM单元应该能够保证非破坏性的读操作，良好的写操作的能力以及稳定的数据保持能力。读操作时，两条位线BL和BLB被预充电到电源电压VDD，字线WL被置为高电平。这时，传输管N3和N4导通，把内部数据存储点Q和QB与预充电的两条位线直接连接在一起。当存储点Q存储的数据是“0”，而存储点QB存储的数据是“1”时，位线BLB的电压保持为高电平不变，但是存储点Q存储的电压为“0”，在位线BL和存储点Q之间存在电压差，因此就会有电流的产生，表现为位线BL通过由NMOS管N3和N1组成的路径进行放电。当位线BL的电压被放电到一定的值，且这个值能够被灵敏放大器稳定有效的察觉时，灵敏放大器开始工作，放大两条位线BL和BLB之间的电压差，把这个电压差转换为相应的标注CMOS电压值(0或VDD)，最后这个CMOS电压值被输出。写操作时，WL也被置为高电平，传输管N3和N4导通。假设存储点Q存储“0”，QB存储“1”，需要把数据“1”写人Q，把“0”写入QB。在这种情况下，写操作主要作用在存储点QB，因为非破坏性读操作的限制使得存储点Q的电压不能超过右边反相器的转换阈值，所以通过N3是不能把“1”写入Q的。但是，存储点QB可以通过N4的放电使其电压不断减少，从而把数据“0”写入到QB，完成有效的写操作。该方案的缺陷在于，半选单元由于字线WL高电平，传输管打开，此时半选单元处于伪读状态，此时的静态噪声容限与读噪声容限一样，比正常处于保持状态的静态噪声容限小；因此，半选单元的稳定性下降，存储节点易发生反转而破坏本来的存储信息；同时，处于伪读状态的半选单元，由于传输管打开，存“0”节点与位线之间存在电压差，会形成放电回路，从而产生额外的功耗损失；特别是当一个列译码器地址增大时，处于半选状态的单元增多，损失的功耗也会越多。2)由LiangWen等人发表在MicroelectronicsJournal的一篇文章中提出一种9TSRAM单元，如图2所示，由M0和M1组成的局部反相器来解决6管中存在的半选问题，只有当字线信号WL和CBL同时作用才能使局部字线LWL有效完成写操作；同时，写操作时通过M2打断反相器反馈结构，使写裕度增强，另外通过读字线RWL控制M8完成单端读操作。该方案的缺陷在于，读操作或者写操作时均会打断同一列所有单元反相器反馈结构，这样会使同一列的处于保持状态的半选单元的稳定性下降；同时，在读操作时，RWL控制的同一行的半选单元如果在QB节点存储电平为‘0’，则位线会通过M8对QB放电，从而产生额外的功耗，另外单端读操作也会比双端读操作浪费更多功耗。3)由Ming-HungChang等人发表在IEEETransactionsonCircuitsandSystems的一篇文章中提出的一种新型9TSRAM单元结构如图3所示。通过增加两条写字线WWL和WWLb，来解决半选问题。写操作时，在反相器对之间插入一个由一个NMOS管和一个PMOS管组成的传输门，来打断反相器对的锁存结构，提高写能力。读操作时，通过隔离存储节点和位线，增大读噪声容限。该方案的缺陷在于，读操作时，由WL控制的同一行的半选单元如果在存储节点Q存储电平为‘1’，则行半选单元处于伪读状态，从而位线通过MAR和MDR形成放电路径产生额外功耗。另外单端读操作也会比双端读操作浪费更多功耗。
技术实现思路
本专利技术的目的是提供一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，解决半选问题带来的额外功耗消耗和半选问题带来的稳定性破坏问题，同时提高读写性能。本专利技术的目的是通过以下技术方案实现的：一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路包括：四个PMOS管P1～P4和八个NMOS管N1～N8；其中，NMOS管N1和PMOS管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管P1的源极接片选CS，所述NMOS管N1的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL；NMOS管N2与PMOS管P2组成反相器A2，NMOS管N3与PMOS管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PMOS管P4和NMOS管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PMOS管P4或NMOS管N7开启的情况下形成交叉耦合；所述PMOS管P4的源极和所述NMOS管N7的源极一起接到反相器A3的输入端，P4的漏极和N7的漏极一起接到反相器A2的输出端；PMOS管P2与P3的源级与电源VDD连接，NMOS管N2与N3的源级接地；所述反相器A3的输出端接NMOS管N5的栅极，所述NMOS管N5的源极与位线BLB相连；所述反相器A3的输入端接NMOS管N6的栅极，所述NMOS管N6的源极与位线BL相连；所述NMOS管N4的源极接BL，漏极接所述反相器A3的输入端；NMOS管N5与N6的漏极接NMOS管N8的源极，所述NMOS管N8漏极接读字线RWL，栅极接片选信号CS；进一步的，所述PMOS管P1～P4的衬底端与电源VDD相连，NMOS管N1～N8的衬底端接地。由上述本专利技术提供的技术方案可以看出，本专利技术可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，本专利技术大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了本文档来自技高网...

【技术保护点】
一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，其特征在于，该电路包括：四个PMOS管P1～P4和八个NMOS管N1～N8；其中，NMOS管N1和PMOS管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管P1的源极接片选CS，所述NMOS管N1的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL；NMOS管N2与PMOS管P2组成反相器A2，NMOS管N3与PMOS管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PMOS管P4和NMOS管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PMOS管P4或NMOS管N7开启的情况下形成交叉耦合；所述PMOS管P4的源极和所述NMOS管N7的源极一起接到反相器A3的输入端，P4的漏极和N7的漏极一起接到反相器A2的输出端；PMOS管P2与P3的源级与电源VDD连接，NMOS管N2与N3的源级接地；所述反相器A3的输出端接NMOS管N5的栅极，所述NMOS管N5的源极与位线BLB相连；所述反相器A3的输入端接NMOS管N6的栅极，所述NMOS管N6的源极与位线BL相连；所述NMOS管N4的源极接BL，漏极接所述反相器A3的输入端；NMOS管N5与N6的漏极接NMOS管N8的源极，所述NMOS管N8漏极接读字线RWL，栅极接片选信号CS。...

【技术特征摘要】
1.一种同时提高读噪声容限和写裕度的12管SRAM单元电路，其特征在于，该电路包括：四个PMOS管P1～P4和八个NMOS管N1～N8；其中，NMOS管N1和PMOS管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管P1的源极接片选CS，所述NMOS管N1的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL；NMOS管N2与PMOS管P2组成反相器A2，NMOS管N3与PMOS管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PMOS管P4和NMOS管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PMOS管P4或NMOS管N7开启的情...

【专利技术属性】
技术研发人员：李正平，闫锦龙，卢文娟，陶有武，彭春雨，谭守标，陈军宁，周永亮，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34