差分解码器制造技术

本发明专利技术涉及差分解码器。在示例实施例中，所公开的信号处理器经配置以解码第一时钟、零上变化的差分曼彻斯特编码数据流。数据流不具有当地时钟，以及组合和顺序逻辑用于将流解码为定时的数据信号和可选的误差信号。解码包括解析器，将输入数据流解析成中间数据信号、中间时钟信号和调节信号。数据和误差发生器接收三个信号并输出定时的数据信号和定时的误差信号。

【技术实现步骤摘要】
差分解码器相关申请的交叉引用本申请请求于2013年7月8日提交的、标题为“差分解码器”的美国临时申请61/843,902的优先权，通过引用合并其全文在此。
本申请涉及数字信号处理领域，更具体地说，涉及一种差分曼彻斯特解码器。
技术介绍
在IEEE802.5标准(最初打算用于令牌环网络)中描述的差分曼彻斯特编码是其中数据和时钟信号被组合成单一的异步数据流的数字通信形式。在差分曼彻斯特流中，每个数据位具有一个或两个转换。在示例差分曼彻斯特流中，第一转换携带时钟信号，以及可选的第二转换携带数据。取决于设计参数，可选的第二转换可以指“1”或“0”，而第二转换的缺乏编码相对值。这被称为“时钟先于数据”的配置。可替换地“数据之前时钟”的配置也存在。在这些配置中的一种常见目的在于例如通过使用“高”和“低”值降低噪音，并降低平均发射功率，该值具有相同的幅度和相反的极性。附图说明本专利技术最好是从结合附图阅读时的如下详细描述进行理解。需要强调的是，按照行业的标准做法，各个特征不是按比例绘制并仅用于说明目的。事实上，为了清晰的讨论，各个特征的尺寸可任意放大或缩小。图1是根据本公开的示例实施例的分析电路的框图。图2是根据本公开的示例实施例的脉冲发生器的示例。图3是根据本公开的示例实施例的数据和误差发生器的示例。图4是根据本公开的示例实施例的时序图。图5是根据本公开的示例实施例的时序图。图6是根据本公开的示例实施例的时序图。图7是根据本公开的示例实施例的信号处理器的框图。图8是示出根据本公开的一个或多个示例实施例、包括双线通信协议引擎的系统10的简化框图。图9是是示出根据本公开的示例实施例的示例节点的简化框图。具体实施方式概述在一个示例实施例中，公开用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的解码器电路，其包括：解析电路，经配置以解析min为中间数据信号a、调节信号b和中间时钟信号p0；以及数据电路，包括：逻辑子网，经配置以接收a、b和P0并从中产生时钟信号sclk；以及由sclk定时并经配置以从a产生data的数据子网络。在另一个示性实施例中，公开用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的方法，该方法包括：解析所述时钟信号成中间数据信号a、调节信号b和中间时钟信号p0；从a、b和p0产生时钟信号sclk；从a生成data，其中data由sclk定时。在另一个实施例中，公开了一种信号处理器，经配置以解码时钟前数据、零上变化的差分曼彻斯特编码信号min，包括：用于接收min的网络接口；解析器，仅配置从min推断第一推断信号、第二推断信号和第三推断信号；和数据编码器，经配置以推断和输出从所述第一推断信号推断的数据信号，其中，所述输出信号由从所述第一、第二和第三推断信号推断的时钟信号定时。本公开的示例实施例下面的公开提供了许多不同的实施例或示例，用于实施本专利技术的不同特征。部件和配置的具体示例如下描述，以简化本公开。这些当然仅仅是示例，并且不旨在进行限制。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是为了简化和清楚的目的，本身并不决定所讨论的各个实施例和/或配置之间的关系。不同的实施例许多有不同的优势，并没有特别的优势是任何实施例所必需的。在示例实施例中，公开的解码器电路用于可例如对音频信号操作的信号处理器中。在这个例子中，输入信号是在时钟前数据、零上变化配置中的差分曼彻斯特编码。换句话说，在该示例实施例中，每个数据段开始于表示时钟脉冲的转变，并且此后可以包括可选的表示数据“0”的转变。解码器电路被配置为提供从差分曼彻斯特编码输入解码的数据流，而不需要本地时钟。更确切地说，时钟信号从输入数据流本身进行解析。这种能力例如在其中从编码数据流获取的同步信号用于定时锁相环路以产生本地节点时钟的应用程序中是有用的。在本实施例中，所述信号处理器包括两个主电路，解析器以及数据和误差发生器。该示例解析器接收差分曼彻斯特编码信号作为其输入，并解析所述输入信号成三个输出信号，为方便引用，称作中间数据信号a、中间时钟信号p0，以及调节信号b。在其它实施例中，这些信号可以被更一般地称为作为第一、第二和第三推断信号。该示例的数据和误差发生器接收a、b、和p0并从三者的组合逻辑功能推断时钟信号sclk。这用于定时顺序数据输出data以及循序误差输出error。在解析器的一个示例中，差分曼彻斯特输入驱动脉冲发生器，它被用来创建短的时钟脉冲pi，该脉冲pi可足够长以驱动为便于参考此处称为触发器的多个连续逻辑器件。信号pi定时第一触发器，经配置以在每个时钟边沿上输出“1”，表示在按预期的周期的开始发生的时钟边沿。该信号在该示例实施例中称作cke。pi的延迟版本(称为p0)然后用于定时第二触发器，该触发器寻找数据边沿的存在，当有数据边沿时输出“1”，当没有时输出“0”。第三触发接收组合输入并输出调节信号b，其用于恢复sclk和误差检测。具体而言，b的逻辑经设计，以便当时钟边沿没有发生在周期的开始时，a和b对于脉冲p0都是高。数据和误差发生器接收a，b和p0作为输入。如上所述，组合逻辑用于恢复sclk，以及sclk用于定时两个触发器。第一触发接收作为它的输入，从而使a的反转在sclk的每个脉冲上时钟输出。此信号被称为data，并且然后可以用作连续的数据信号。第二触发器接收组合逻辑函数作为它的输入，并如果a和b都在时钟脉冲上为高则输出信号error，表明预期的时钟边沿并没有发生。简要地转到附图用于说明用途，图7是根据本专利技术的示例信号处理器的方框图。信号处理器700包括解析器710和数据和误差发生器750。数据和误差发生器750包括数据生成器720、时钟发生器730和误差发生器740。应当理解的是，对于本文所公开的各种元件提供的标签是为便于仅作参考，并且不打算标签限制所公开的元件的功能。在更一般的意义上说，解析器710和数据和误差发生器750是信号处理器700的子网。数据发生器720、时钟发生器730和误差发生器740是数据和误差发生器750的子网。还应当指出的是，所示划分仅是逻辑块，意欲公开各种组件之间的功能关系，而在一些实施例中，一个或多个功能可以由共同的硬件元件来提供，或者某些硬件元件可以在不同的逻辑块之间共享。在其它实施例中，某些元件可通过具有合适的软件指令编程的可编程处理器执行。在一个示例中，解析器710被配置成接收网络接口760上的min。信号min是复合的时钟和数据信号，并在其中嵌入时钟部分和数据部分，并且可以是差分曼彻斯特编码信号，并具体是时钟先于数据、零上变化的曼彻斯特编码。网络接口760通信地耦合到解析器710，并提供min到解析器710。解析器710可以是经配置为从min提取第一、第二和第三推断信号的解析网络，为便于参考，它们被称为a、b和p0。在这个例子中，a被称为中间数据信号，b将被称为调节信号，和p0被称为中间时钟信号。信号a可携带重构时钟、二进制数据信号所需的信息，b可包含误差调节中有用的信息，且a、b和p0一起可被用于重建定时data的时钟信号sclk。数据和误差发生器750接收b和p0作为输入。在一个例子中，数据产生器720接收a，时钟发生器730接收a、b和本文档来自技高网...

【技术保护点】
用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的解码器电路，包括：解析电路，经配置以解析min为中间数据信号a、调节信号b和中间时钟信号P0；以及数据电路，包括：逻辑子网，经配置以接收a、b和P0并从中产生时钟信号sclk；以及由sclk定时并经配置以从a产生data的数据子网络。

【技术特征摘要】
2013.07.08 US 61/843,902;2014.02.27 US 14/191,5561.一种用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的解码器电路，包括：解析电路，经配置以解析复合时钟数据信号min为中间数据信号a、调节信号b和中间时钟信号p0，其中所述解析电路包括：脉冲发生器，经配置以接收复合时钟数据信号min并经在复合时钟数据信号min的每个转变边沿输出脉冲pi；延迟电路，具有延迟时间td并配置以接收脉冲pi和输出中间时钟信号p0；以及触发器，经配置以一旦接收脉冲pi则设置时钟脉冲信号cke，并一旦接收中间时钟信号p0则复位时钟脉冲信号cke；以及数据电路，包括：逻辑子网，经配置以接收中间数据信号a、调节信号b和中间时钟信号p0并根据中间数据信号a、调节信号b和中间时钟信号p0产生时钟信号sclk；以及数据子网络，由时钟信号sclk定时并经配置以根据中间数据信号a产生数据信号data。2.根据权利要求1所述的解码器电路，其中，复合时钟数据信号min是差分曼彻斯特编码。3.根据权利要求1所述的解码器电路，其中：复合时钟数据信号min是时钟第一、零上变化曼彻斯特编码，其中时钟转变导致可选的数据转变，在所述数据转变中，转变代表零，没有转变代表1；以及该延迟电路经配置以在复合时钟数据信号min的时钟转变之后但在可选的数据转变之前输出中间时钟信号p0。4.根据权利要求3所述的解码器电路，其中，复合时钟数据信号min具有周期tper，并且其中延迟时间td是周期tper的70％。5.根据权利要求1所述的解码器电路，其中所述数据电路还包括：误差子网，经配置以接收中间数据信号a、调节信号b和时钟信号sclk，并从中产生误差信号error。6.根据权利要求5所述的解码器电路，其中所述误差子网包括由时钟信号sclk定时并具有中间数据信号a与调节信号b的逻辑与的数据输入的D触发器。7.根据权利要求1所述的解码器电路，其中，所述解析电路包括由p0定时的触发器并接收调节信号b的逻辑反转与中间数据信号a的逻辑与的值作为数据输入，并经配置以输出调节信号b。8.一种用于解码复合时钟数据信号min为数据信号data，而无需使用本地时钟的方法，该方法包括：解析所述复合时钟数据信号min成中间数据信号a、调节信号b和中间时钟信号p0；在复合时钟数据信号min的转变边沿产生脉冲pi；通过将脉冲pi延迟延迟时间td而产生中间时钟信号p0；一旦接收脉冲pi则产生时钟脉冲信号cke，并一旦接收中间时钟信号p0则复位时钟脉冲信号cke；从中间数据信号a、调节信号b和中间时钟信号p0产生时钟信号sclk；以及从中间数据信号a生成数据信号data，其中数据信号data由时钟信号sclk定时。9.根据权利要求8所述的方法，其中，复合时钟数据...

【专利技术属性】
技术研发人员：L·F·拉尔，W·J·托马斯，W·胡珀，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US