一种面向低密度垂直互连的三维片上网络路由器制造技术

本发明专利技术涉及一种面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由器，所述每个处理单元或存储单元通过所述网络接口与对应的路由器通信，所述路由器的垂直方向端口的输出通道采用并入串出移位寄存器电路，输入通道采用串入并出移位寄存器电路。有益效果为：通过在三维片上网络路由器垂直方向端口的输出通道和输入通道分别采用并入串出移位寄存器和串入并出移位寄存器，实现了在三维片上网络垂直连线密度降低的情况下有效、可靠地传输数据的目的。

【技术实现步骤摘要】
一种面向低密度垂直互连的三维片上网络路由器
本专利技术涉及三维片上网络路由器，尤其涉及一种面向低密度垂直互连的三维片上网络路由器。
技术介绍
随着芯片上集成密度越来越大，传统的基于总线互连的设计方法不得不面临严峻的通信瓶颈，片上网络正是为解决这一问题而提出来的一种新的基于网络互连的设计方法。另一方面，随着工艺的进步，全局连线的长延时成为限制芯片性能的重要因素，三维集成技术应运而生。三维集成技术和片上网络的结合，为未来多核芯片的设计提供了一个方向。 三维片上网络具有可扩展、集成密度高、全局连线短、芯片面积小、性能好等优点，但是也有制造成本高、散热不佳等缺点。 三维集成技术即是将芯片垂直堆叠，传统的封装技术有系统级封装(SiP)和层叠封装(PoP),最近研究的比较多的是娃穿孔(Through-Silicon-Via, TSV)技术。由娃穿孔技术制成的垂直连线技术通过在硅上打孔然后注入导电材料，将芯片垂直互连起来。发展TSV技术的主要驱动力在于TSV导线长度短，且电阻和电感更低，从而可以提升信号的传输速度，在微缩的趋势下，这些都是最关键的性能因素。三维集成技术相比于二维集成需要一些额外的处理步骤，包括TSV的形成、圆片减薄和晶圆接合。和其他封装技术相比，TSV垂直导线更短，传输速度更快，同时功耗也更低，然而TSV的制造过程更加复杂也更加昂贵，与逻辑器件相比TSV占用了相对较大的芯片面积，同时降低了芯片的成品率，这些都和TSV的数量有着紧密的联系。 现有的三维片上网络的路由器垂直方向端口之间的连线数量与水平方向端口之间的连线数量相同，水平方向端口和垂直方向端口采用相同的设计，但是由于垂直方向连线采用成本较高的TSV技术，这样的设计使得芯片的面积和成本大幅增加。
技术实现思路
本专利技术目的在于克服以上现有技术之不足，提供一种面向低密度垂直互连的三维片上网络路由器，具体有以下技术方案实现:所述面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，五个水平方向端口，分别是东、西、南、北以及本地端口，两个垂直方向端口，分别是上、下端口，其特征在于所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由器，所述每个处理单元或存储单元通过所述网络接口与对应的路由器通信，所述垂直方向的上端口、下端口分别对应连接输入通道与输出通道，所述输入通道采用串入并出移位寄存器电路，所述输出通道采用并入串出移位寄存器电路。 所述的面向低密度垂直互连的三维片上网络路由器的进一步设计在于，所述片上网络由多层芯片堆叠而成，所述每一层芯片包含相同数量的网络节点，同一层内网络节点相互之间通过水平连线连接，并按矩阵的网格拓扑方式排布，所述相邻两层之间对应位置的网络节点通过由硅穿孔技术制成的垂直连线连接。 所述的面向低密度垂直互连的三维片上网络路由器的进一步设计在于，所述并入串出移位寄存器电路由若干并入串出移位寄存器组成，所述并入串出移位寄存器数目与垂直方向由硅穿孔技术制成的垂直连线数量相等，所述并入串出移位寄存器采用交叉间隔输入，间隔的周期与由硅穿孔技术制成的垂直连线数量相等。 所述的面向低密度垂直互连的三维片上网络路由器的进一步设计在于，路由器垂直方向端口的输出端口连接有FIFO存储器。 所述的面向低密度垂直互连的三维片上网络路由器的进一步设计在于，串入并出移位寄存器电路由若干串入并出移位寄存器组成，所述串入并出移位寄存器数目与由硅穿孔技术制成的垂直连线数量相等。 本专利技术的优点如下：在本专利技术中，垂直方向端口的输出通道采用并入串出移位寄存器电路，使得从水平方向端口传输来的数据并行输入、串行输出，实现了从水平方向端口到垂直方向端口的数据位宽的转换。对于多位数据的传输，采用一组并入串出移位寄存器，移位寄存器数目与由硅穿孔技术制成的垂直连线数量相等。对于并入串出移位寄存器采用交叉间隔输入，间隔的周期与由硅穿孔技术制成的垂直连线数量相等。本专利技术通过在三维片上网络路由器垂直方向端口的输出通道和输入通道分别采用并入串出移位寄存器和串入并出移位寄存器，实现了在三维片上网络垂直连线密度降低的情况下有效、可靠地传输数据的目的，且提升了芯片的成品率、减小了芯片的面积以及减少了芯片和三维接合的成本，具有良好的应用前景。 【附图说明】 图I是本专利技术采用的三维网格片上网络示意图。 图2是图I所示的三维网格片上网络示意图的侧视图。 图3是所述并入串出移位寄存器的示意图。 图4 Ca)是所述并入串出移位寄存器的输入。 图4 (b)是并入串出移位寄存器的模块示意图。 图5 (a)是所述串入并出移位寄存器内部结构图。 图5 (b)是串入并出移位寄存器的I旲块不意图。 图6是所述垂直方向端口的示意图。 【具体实施方式】 下面结合附图对本专利技术方案进行详细说明。 实施例I本实施例提供的面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，参见图I。上述五个水平方向端口，分别是东、西、南、北以及本地端口 ；两个垂直方向端口，分别是上、下端口。 本实施例提供的片上网络包括若干片上网络节点，每个网络节点包括一个带有网络接口的处理单元与一个路由器，每个处理单元通过网络接口与对应的路由器通信，路由器的垂直方向端口的输出通道采用并入串出移位寄存器电路，输入通道采用串入并出移位寄存器电路。片上网络节点一共为32个，由上下两层堆叠而成，所述每一层包括16个网络节点，同一层内网络节点相互之间通过水平连线连接，并按4*4矩阵的网格拓扑方式排布，所述两层之间对应位置的网络节点通过由硅穿孔技术制成的垂直连线连接。三维片上网络的侧视图如图2所示，在这一实例中，水平方向路由节点之间的水平连线(Wire)数量为128，垂直方向路由节点之间的由硅穿孔技术制成的垂直连线(TSV)数量为64，因此数据在垂直方向端口传输的时候需要分成两部分串行传输。 为了解决这一问题，本实施例对路由器垂直方向的端口进行了重新设计。图3是路由器垂直方向端口的输出通道的设计，基本单元是二输入的并入串出(Parallel InSerial Out, PIS0)移位寄存器。基本功能是将两个并行输入的数据串行输出。 路由器垂直方向端口的输出通道采用64个相同的并入串出移位寄存器。并入串出移位寄存器的两个输入之间间隔64位，比如:第O位和第64位输入第一个并入串出移位寄存器，第I位和第65位输入第二个并入串出移位寄存器，以此类推，第63位和第127位输入第64个寄存器，如图4(a)所示。这样的设计实现了 128位数据并行输入，高64位和低64位顺序串行输出，有效实现了水平方向端口到垂直方向端口数据位宽的转换。图4(b)是并入串出移位寄存器的模块化简图。 图5(a)是路由器垂直方向端口的输入通道的设计，基本单元是二输入串入并出(Serial In Parallel Out, SIP0)移位寄存器。基本功能是将两个串行输入的数据并行输出。路由器垂直方向端口的输入通道采用64个相同的串入并出移位寄存器，以实现两个64位数据串行本文档来自技高网...

【技术保护点】
一种面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，五个水平方向端口，分别是东、西、南、北以及本地端口，两个垂直方向端口，分别是上、下端口，其特征在于所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由器，所述每个处理单元或存储单元通过所述网络接口与对应的路由器通信，所述垂直方向的上端口、下端口分别对应连接输入通道与输出通道，所述输入通道采用串入并出移位寄存器电路，所述输出通道采用并入串出移位寄存器电路。

【技术特征摘要】
1.一种面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，五个水平方向端口，分别是东、西、南、北以及本地端口，两个垂直方向端口，分别是上、下端口，其特征在于所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由器，所述每个处理单元或存储单元通过所述网络接口与对应的路由器通信，所述垂直方向的上端口、下端口分别对应连接输入通道与输出通道，所述输入通道采用串入并出移位寄存器电路，所述输出通道采用并入串出移位寄存器电路。2.根据权利要求1所述的面向低密度垂直互连的三维片上网络路由器，其特征在于所述片上网络由多层芯片堆叠而成，所述每一层芯片包含相同数量的网络节点，同一层内网络节点相互之间通过水平连线连接，...

【专利技术属性】
技术研发人员：李丽，傅玉祥，张宇昂，潘红兵，何书专，李伟，韩峰，
申请(专利权)人：南京大学，
类型：发明
国别省市：江苏;32