使用存储器特定奇偶校验矩阵的数据编码器和解码器制造技术

技术编号:10801483 阅读:174 留言:0更新日期:2014-12-24 09:14
错误控制系统使用与存储介质的错误密度位置简档对应的错误控制码。该系统包括编码器,其使用与该存储介质的该错误密度位置简档对应的错误控制码产生器矩阵来产生一个或多个码字。该系统还包括解码器,其使用与该存储介质的错误密度位置简档对应的错误控制码奇偶校验矩阵从一个或多个码字产生解码的数据,其中该奇偶校验矩阵的列与该存储介质的相应的数据位相关联,该奇偶校验矩阵的行与校验位相关联,并且具有预定值的该奇偶校验矩阵的每个矩阵元素指示特定数据位和特定校验位之间的连接。

【技术实现步骤摘要】
【国外来华专利技术】使用存储器特定奇偶校验矩阵的数据编码器和解码器
本公开涉及在存储器系统中使用错误控制码,具体地,涉及不依赖于交织的数据的并行链接(concatenated)编码。
技术介绍
诸如闪存设备的非易失性存储器已经支持消费电子的增加的便携性,并且已经在适合于云计算和大量存储的相对低功率企业存储系统中使用。在这些区域中的一直存在的几乎持续提升的需求经常伴随着改进数据存储容量的需求。更大存储容量的需求又加剧了对更大存储密度的需求,使得可以维持以及优选地降低诸如功耗和外形尺寸的规格。这样,正存在着增加非易失性存储器的存储密度的压力以便进一步改进这些设备的有用的属性。但是,增加存储密度的缺点是,存储的数据愈加易出现存储和/或读取错误。已经使用错误控制编码来限制存储器系统中的错误的增加的可能性。一个错误控制编码选择称为链接编码。链接编码是特别有前途的,因为产生的码字可以被交织地解码,这又可以改进系统的错误校正能力。链接编码方案通常包括由交织器(interleaver)分离的两个数据编码器。交织器打乱(shuffle)数据使得两个编码器按彼此不同的顺序接收数据。相反,解码采用由去交织器分离的两个解码器,该去交织器颠倒编码侧交织器的打乱。打乱和颠倒打乱通过去集群(de-cluster)已集群的错误而帮助均一化(normalize)错误的分布。均一化的错误分布通常是所希望的,因为均一化的分布使能够使用较低复杂度的编码和/或解码处理。但是,源自于当前对于交织的依赖的各种挑战剥夺了对于链接码的利用。例如,实现交织器和去交织器所需的复杂的电路通常是功率强度大的并且在单片实现方式占据了实质上大的裸片区域。此外,采用交织的数字存储系统的架构通常被设计为容纳多位符号交织。对于闪存设备,多位符号交织通常利用跨过多个端口的比特宽信道。如果这些端口由独立的控制器控制,则将这些端口同步的复杂性变为对系统实施的限制。另外,当码字的一部分相对容易校正时,交织的使用限制了将校正的信息从一个解码器前馈(feedforward)到另一解码器。先前难达到的的前馈校正的信息的能力将改进校正具有非均匀错误分布的码字的能力。因此,即使链接编码可能能够提供改进的错误校正能力,但是依赖于交织的链接码的使用由于这些以及其他物理限制也是不太希望的。
技术实现思路
在所附权利要求的范围内的系统、方法和设备的各种实现方式每个具有几个方面,其单独一个方面不单独负责在此所述的期望的属性。不限制权利要求的范围,描述了一些突出的特征。在考虑到此讨论之后,特别是在阅读了题为“具体实施方式”的部分之后,将理解如何使用各个实施方式的特征来使能:(i)无交织器的并行链接编码和解码;(ii)使用错误估计模块来选择使用两个或更多解码器中的哪个来开始并行链接解码处理;以及(iii)将在特定存储器位置处的位错误的概率与错误校正码的错误校正能力匹配。一些实施方式包括使能够使用并行链接码编码和解码数据的系统、方法和/或设备,该并行链接码不使用交织或者去交织(即无交织)。具体地,这样的实现方式采用对由两个或更多独立的并且并行的编码器编码的数据的联合(joint)迭代解码,该两个或更多独立的并且并行的编码器将数据编码在数据的重叠的段中。使能联合迭代解码处理以将校正的信息从一个解码器前馈到另一解码器以改进校正具有非均匀错误分布的码字的能力。一些实现方式包括被使能以基于码字中的错误数量的估计选择使用两个或更多解码器之一来开始并行链接解码处理的系统、方法和/或设备。在一些实现方式中,错误控制解码系统包括错误估计模块和控制器。该错误估计模块估计码字中的错误的数量。该控制器基于由该错误估计模块提供的错误估计来选择使用第一解码器和第二解码器中的哪个来开始解码该码字。一些实现方式包括被使能以将特定存储器位置处的位错误的概率匹配到错误校正码的错误校正能力和特性。在一些实现方式中,错误控制系统包括错误追踪模块和码适配模块。错误追踪模块产生被转换为特征化存储介质的错误密度位置简档(profile)的错误位值统计。该码适配模块基于该错误密度位置简档产生对于(由编码器使用的)可调整产生器矩阵和(由解码器使用的)可调整奇偶校验矩阵的调整。在一些实现方式中,从产生表示存储介质经过该存储介质的意图的寿命周期或者该存储介质的寿命周期的定义的部分的存储介质的错误位值统计的设备(例如产品线)特征化处理产生错误密度位置简档。使用该错误密度位置简档来产生错误控制码产生器矩阵和互补的奇偶校验矩阵,该奇偶校验矩阵将在特定存储器(即存储介质)位置处的位错误概率匹配到由该产生器矩阵和该互补奇偶校验矩阵定义的错误校正码的错误校正能力和特性。附图说明为了可以更详细地理解本公开,通过参考各个实施方式的特征可以进行更具体的描述,这些实施方式中的一些在附图中例示。但是,附图仅仅例示本公开的更突出的特征,因此不被认为是限制性的,因为该描述可以允许其他有效特征。图1是数据存储环境的示意图。图2A是包括两个组分(constituent)解码器的并行链接码编码器的实现方式的示意图。图2B是由图2A中的组分解码器中的第一个组分解码器从数据字的三个分别的数据段产生的三个奇偶校验段的图。图2C是由图2A中的组分解码器中的第二个组分解码器从数据字的两个分别的数据段产生的两个其他的奇偶校验段的图。图3A是并行链接码编码器的实现方式的示意图。图3B是由图3A的编码器产生的码字的图。图4是并行链接码解码器的实现方式的示意图。图5是并行链接码解码器的实现方式的示意图。图6是并行链接码解码的方法的实现方式的流程图表示。图7是并行链接码解码器的另一实现方式的示意图。图8是并行链接码解码器的另一实现方式的示意图。图9是示出由在此给出的并行链接编码方案使能的各种性能范围和决定点的图。图10是并行链接码解码的方法的实现方式的流程图表示。图11是适应性错误控制编码系统的实现方式的示意图。图12是对于不规则低密度奇偶校验(LDPC)码的奇偶校验矩阵的实现方式的示意图。图13是利用已经被匹配到存储介质的错误密度位置简档的错误控制码的错误控制编码系统的实现方式的示意图。根据一般实践,附图中所示的各种特征可以不按比例绘出。因而,为了清楚,各个特征的尺寸可以任意扩大或减小。另外,某些图可能没有绘出给定系统、方法或设备的所有组件。最后,使用类似的参考标记来表示说明书和附图通篇的类似特征。具体实施方式在此所述的各种实施方式包括系统、方法和/或设备,其可以增强用于改进在诸如闪存的存储介质中存储和读取数据的可靠性的错误控制码的性能。一些实施方式包括使能使用并行链接码来编码和解码数据的系统、方法和/或设备,该并行链接码不适用交织或去交织(即无交织的)。具体地,这样的实施方式采用对通过两个或更多独立且并行的编码器编码的数据的联合迭代解码。使能联合迭代解码处理以将校正的信息从一个解码器前馈到另一解码器以改进校正具有非均匀错误分布的码字的能力。在一些实施方式中,通过由两个或更多并行编码器产生的码字的结构促进前馈校正的信息的能力。更具体地,在一些实施方式中,错误控制编码系统可操作以产生码字,该码字包括数据字和使用该数据字产生的三个或更多奇偶校验段。第一编码器将该数据字编码为两个或更多第一数据段以产生两个或更多第一奇本文档来自技高网
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使用存储器特定奇偶校验矩阵的数据编码器和解码器

【技术保护点】
一种基于与存储介质的错误密度位置简档对应的错误控制码的错误控制系统,该系统包括:编码器,配置为使用与该存储介质的该错误密度位置简档对应的错误控制码产生器矩阵来产生一个或多个码字;以及解码器,配置为使用与该存储介质的错误密度位置简档对应的错误控制码奇偶校验矩阵从一个或多个码字产生解码的数据,其中该奇偶校验矩阵的列与该存储介质的相应的数据位相关联,该奇偶校验矩阵的行与校验位相关联,并且具有预定值的该奇偶校验矩阵的每个矩阵元素指示特定数据位和特定校验位之间的连接。

【技术特征摘要】
【国外来华专利技术】2011.11.18 US 61/561,804;2012.11.16 US 13/679,9701.一种基于与存储介质的错误密度位置简档对应的错误控制码的错误控制系统,该系统包括:编码器,配置为使用与该存储介质的该错误密度位置简档对应的错误控制码产生器矩阵来产生一个或多个码字;以及解码器,配置为使用与该存储介质的错误密度位置简档对应的错误控制码奇偶校验矩阵从一个或多个码字产生解码的数据,其中该奇偶校验矩阵的列与该存储介质的相应的数据位相关联,该奇偶校验矩阵的行与校验位相关联,并且该奇偶校验矩阵的每个矩阵元素具有指示特定数据位和特定校验位之间的连接的预定值;其中该存储介质的该错误密度位置简档代表在该存储介质内的相应存储位置处的位错误的概率;根据该存储介质的错误密度位置简档,该存储介质的存储位置包括高错误概率存储器位置,所述高错误概率存储器位置达到该存储介质的除了所述高错误概率存储器位置之外的存储器位置所不满足的预定错误概率标准;以及所述奇偶校验矩阵的校验位包括高连接校验位以及其他校验位,并且所述奇偶校验矩阵具有指示以下的元素值:高连接校验位比其他校验位平均地连接到存储介质的更多的存储器位置,以及其他校验位比高连接校验位平均地连接到更少的高错误概率存储器位置。2.如权利要求1所述的错误控制系统,其中该编码器和该解码器利用的错误控制码是低密度奇偶校验(LDPC)码。3.如权利要求1和2的任意一项所述的错误控制系统,其中该奇偶校验矩阵是不规则的。4.如权利要求1所述的错误控制系统,其中所述高连接校验位每个具有多于阈值数量的连接,并且其他校验位平均地具有少于该阈值数量的连接。5.如权利要求4所述的错误控制系统,其中在低缺陷环境下,连接的阈值数量与该解码器的收敛速度相关联。6.如权利要求1所述的错误控制系统,其中所述高连接校验位与该存储介质中的存储介质块的初始和结尾字线上的存储位置相关联。7.如权利要求1所述的错误控制系统,其中所述高连接校验位与位于距离该存储介质的感测放大器最远处的存储位置集相关联。8.一种基于与存储介质的错误密度位置简档对应的错误控制码的错误控制系统,该系统包括:编码器,配置为使用与该存储介质的该错误密度位置简档对应的错误控制码产生器矩阵来产生一个或多个码字;以及解码器,配置为使用与该存储介质的错误密度位置简档对应的错误控制码奇偶校验矩阵从一个或多个码字产生解码的数据,其中该奇偶校验矩阵的列与该存储介质的相应的数据位相关联,该奇偶校验矩阵的行与校验位相关联,并且该奇偶校验矩阵的每个矩阵元素具有指示特定数据位和特定校验位之间的连接的预定值;其中该存储介质的该错误密度位置简档代表在该存储介质内的相应存储位置处的位错误的概率;根据该存储介质的错误密度位置简档,该存储介质的存储位置包括高错误概率存储器位置,所述高错误概率存储器位置达到该存储介质的除了所述高错误概率存储器位置之外的存储器位置所不满足的预定错误概率标准;以及所述奇偶校验矩阵的校验位包括低连接校验位以及其他校验位,并且所述奇偶校验矩阵具有指示以下的元素值:低连接校验位比其他校验位平均地连接到存储介质的更少的存储器位置,并且比其他校验位平均地连接到更多的高错误概率存储器位置。9.如权利要求8所述的错误控制系统,其中所述低连接校验位每个具有少于阈值数量的连接,并且所述其他校验位平均具有多于所述阈值数量的连接。10.如权利要求9所述的错误控制系统,其中在高缺陷环境下,所述连接的阈值数量与该解码器的收敛速度值相关联。11.如权利要求8所述的错误控制系统,其中所述低连接校验位与该存储介质中的存储介质块的初始和结尾字线上的存储位置相关联。12.如权利要求8所述的错误控制系统,其中所述低连接校验位与位于距离该存储介质的感测放大器最远处的存储位置集相关联。13.一种错误控制系统,能够操作以将数据适应性地编码为码字并从码字解码数据,该系统包括:编码器,配置为使用可调整的产生器矩阵产生一个或多个码字;解码器,配置为使用可调整的奇偶校验矩阵从一个或多个码字产生解码的数据;码适配模块,配置为基于错误位置统计产生对于所述可调整的产生器矩阵和所述可调整...

【专利技术属性】
技术研发人员:JE弗拉耶AK奥尔布里科
申请(专利权)人:桑迪士克企业知识产权有限责任公司
类型:发明
国别省市:美国;US

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