系统级封装件及其制造方法技术方案

本发明专利技术提供一种系统级封装件及其制造方法。系统级封装件包括具有基板(4)设置在其内部的层合体。半导体芯片(2)嵌入到层合体中，并且半导体通过烧结的键合层键合到基板(4)的接触垫(6)，其中烧结的键合层由烧结膏制成。基板和提供层合体的其它层的层合以及烧结膏的烧结可以在单一、共同的固化步骤中执行。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术提供一种。系统级封装件包括具有基板(4)设置在其内部的层合体。半导体芯片(2)嵌入到层合体中，并且半导体通过烧结的键合层键合到基板(4)的接触垫(6)，其中烧结的键合层由烧结膏制成。基板和提供层合体的其它层的层合以及烧结膏的烧结可以在单一、共同的固化步骤中执行。【专利说明】
本专利技术的实施例涉及系统级封装件(SIP)，其包括具有基板和设置在其中的半导体芯片的层合体。另外，其它实施例涉及制造系统级封装件的方法。
技术介绍
对成本降低的小型电子系统的需求的不断增长要求可靠和经济有效的半导体封装件具有小的形状因素。对于便携式电子产品，更小的封装和更小的子系统封装已经成为主流。尺寸减小不再仅仅集中于封装表面区域，封装件的厚度和重量也应该减小。 满足不断增长的客户需求的其中一种方法被称为“系统级封装件”，它被开发以解决许多应用诸如计算和通信所面临的日渐增多的挑战。系统级封装件，例如购自德州仪器公司(美国德克萨斯州达拉斯市)Micix)SlP(ySIP)的封装件，包括半导体芯片、控制器，例如在层合基板中。另外，有源和/或无源电子组件(诸如电感器)通过将它们设置在层合基板或层合体的上表面的顶部上而被包含在系统级封装件中。 然而，半导体芯片的键合仍然基于引线框，这意味着芯片是利用铜夹片键合到引线框，引线框馈出到封装件底侧。铜夹片需要占用封装件内的空间。因此，相对于组装工艺速度可以对空间进行改进。
技术实现思路
根据本专利技术的一方面，提供一种系统级封装件，其包括层合体，所述层合体包括设置在其中的基板。优选地，基板被预先压制。半导体芯片嵌入在层合体中，并且半导体芯片的至少一个接触区域通过烧结的键合层键合到基板的接触垫，所述键合层由烧结膏制成。 根据本专利技术的一方面,系统级封装件可以在联合(combined)的压制和烧结工艺中制造。换言之，热和压力均被施加到形成层合体的堆叠体(stack)上。压制步骤通常从印刷电路板的制造中得知，并且通常在约200°C范围的工艺温度下执行。有利地，并且根据本专利技术的一方面，可以确定这种压制步骤的工艺参数也适于执行烧结工艺。因此，提供联合的压制和烧结步骤。烧结膏的烧结发生并且在用于堆叠体的层合的同一工艺步骤内提供烧结的键合层。 根据本专利技术的另一方面，提供一种制造系统级封装件的方法。将烧结膏施加到基板的接触垫和/或半导体芯片的接触区域。优选地，烧结膏的施加通过膏印刷执行，并且烧结膏被施加到半导体芯片的接触区域或基板的接触垫的二者之一。半导体芯片的接触区域放置在基板的接触垫上。换言之，半导体芯片的接触区域和基板的接触垫相互叠合(register)。将基板和所放置的半导体芯片以及形成系统级封装件的层合体的其它层堆叠到一起。最后，对堆叠体执行联合压制和烧结步骤。在这种联合压制和烧结步骤期间，堆叠体的基板和其它层被层合以提供层合体。进一步，在联合压制和烧结步骤期间，烧结膏的烧结被执行以提供基板的接触垫与半导体芯片的接触区域之间的电连接。换言之，堆叠体的层合和电接触在共同的单一工艺步骤中执行。 在联合压制和烧结步骤期间，所述堆叠体可暴露于热和压力中，如同通常所知的印刷电路板的制造。进一步，所述方法可包括预先压制基板的步骤，并且在压制和烧结堆叠体之前将半导体芯片设置在所述预先压制的基板上。进一步地，烧结膏的部分预烧结可以在最后的压制和烧结步骤之前执行。 【专利附图】【附图说明】 图1示出用于制造系统级封装件的简化堆叠体的示意图，示出了在放置半导体芯片之后并在烧结和压制堆叠体之前的堆叠， 图2示出图1的堆叠体的示意图，其中填充材料被插入后续基板之间， 图3示出通过固化从图1和图2得到的堆叠体来制造简化的系统级封装件的示意图， 图4示出图3的简化的系统级封装件的示意图，其中插入通孔以提供系统级封装件的上、中和下互联表面之间的连接， 图5示出没有下基板的进一步简化的系统级封装件的示意图， 图6示出没有与上表面和下表面相邻的基板的另一个简化的系统级封装件的示意图， 图7示出包括并排放置的两个功率场效应晶体管(FET)和堆叠在FET顶部的控制器的进一步简化的系统级封装件的示意图， 图8示出包括并排放置的两个功率FET和放置在上表面上的无源组件的另一个简化的系统级封装件的示意图， 图9示出包括并排放置的两个功率FET和无源组件的简化系统级封装件的示意图，其中芯片直接堆叠成芯片堆叠芯片的结构(die-on-die configurat1n), 图10和图11示出包括半导体芯片和提供高电流连接的金属块的进一步简化的系统级封装件的示意图。 【具体实施方式】 图1示出用于制造系统级封装件的一种简化堆叠体。示出了在放置半导体芯片2到各个基板4上之后并在烧结和压制堆叠体之前的堆叠。优选地，基板4被预先压制，并且进一步优选地，它们由印刷电路板材料诸如纤维增强树脂制成。基板4的接触垫6优选由铜制成，并具有由不活泼(noble)金属制成的镀层7。当考虑电势序时，镀层7的材料优选比铜更不活泼。优选地，采用镍银(NiAu)或镍金(NiAg)用于镀层7。有利地，例如，NiAu镀层7阻止铜(Cu)接触垫6在烧结过程中氧化。进一步地，存在设置在半导体芯片2的接触区域中的镀层7。半导体芯片2的前面和后面都可以提供有NiAu镀层7。换言之，每个接触区域或接触垫6 (其被指定通过烧结的连接而进行耦合或接触)都提供有不活泼金属涂层7，以阻止烧结的电接触发生氧化。 导电通孔8(为了清晰起见，只有一些通孔8用附图标记标注)穿通基板4。对于设置在堆叠体中间的基板4，通孔8用于将设置在基板4的第一表面上的相应接触垫6与设置在基板4的相反表面上的另一接触垫6电耦合。优选地，导电通孔8是铜填充的钻孔。在上基板4处，通孔8将设置在基板4内表面处的接触垫6与设置在上表面28处的上接触垫10电耦合。类似的操作应用于下基板4，通孔8用于将设置在内表面处的接触垫6与设置在堆叠体的下表面26处的下接触垫12耦合。其它有源和/或无源组件可以设置在上表面28处，并且可以耦合到上接触垫12。如果系统级封装件安装到印刷电路板，则堆叠体的下表面26通常面朝印刷电路板。系统级封装到印刷电路板的电耦合可通过下接触垫12提供。 在图1的实施例中，基板4的接触垫6，更精确的是上基板和中间基板4的下接触垫6的镀层7设有烧结膏14，其优选通过烧结膏印刷施加。优选地，烧结膏14由比Cu更不活泼的金属或金属合金制成。这也是考虑了电势序并且优选材料为基于Ag的烧结膏14。对于系统级封装件的制造，将烧结膏14施加于半导体芯片2的接触区域和基板4的接触垫6中的任一个或两者。优选地，并且根据图1的实施例，将烧结膏14印刷到基板4的接触垫 6。然后将半导体芯片2放置在基板4的相应接触垫6上的烧结膏14的顶部上，这表示半导体芯片2的接触区域与基板4的接触垫6叠合。 在图1的实施例中，半导体芯片2的背面已经设置有烧结膏，并且已执行预烧结步骤，以便将半导体芯片2的背面附接到基板4。在预烧结步骤中，烧结膏变成烧结的键合层16，其设置在芯片2的背面和基板4的上接触垫6之间。例如，半导体芯片2是功率M0SFET，并且示出的堆本文档来自技高网...

【技术保护点】
一种具有层合体的系统级封装件，所述层合体包括设置在其内部的基板，其中，半导体芯片嵌入于所述层合体中并且所述半导体芯片的至少一个接触区域通过烧结的键合层键合到所述基板的接触垫，其中所述键合层由烧结膏制成。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：B·兰格，J·诺伊豪斯勒，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US