本实用新型专利技术涉及一种基于固态硬盘的高速信号发生系统。信号发生系统存储数据的实现方式中，EEPROM容量小，FLASH不易管理坏块，机械硬盘速度慢。本实用新型专利技术包含有FPGA、PATA-SATA桥片和四个并联的SSD；FPGA包含有双端RAM、RAM控制器、存储控制器和UART收发器；FPGA上设置有接收外部数据的LVDS并行输入接口，并扩展有4个转发数据的PATA接口，各PATA接口接入PATA-SATA桥片再分别接入四个并联的SSD。本实用新型专利技术利用多个固态硬盘并联提高信号发生速率，存储容量大，发生信号速率高，由于采用了FPGA和PATA-SATA桥片，不需要使用SATA的第三方IPcore，节省成本，对外接口形式多样化。
【技术实现步骤摘要】
【专利摘要】本技术涉及一种基于固态硬盘的高速信号发生系统。信号发生系统存储数据的实现方式中，EEPROM容量小，FLASH不易管理坏块，机械硬盘速度慢。本技术包含有FPGA、PATA-SATA桥片和四个并联的SSD；FPGA包含有双端RAM、RAM控制器、存储控制器和UART收发器；FPGA上设置有接收外部数据的LVDS并行输入接口，并扩展有4个转发数据的PATA接口，各PATA接口接入PATA-SATA桥片再分别接入四个并联的SSD。本技术利用多个固态硬盘并联提高信号发生速率，存储容量大，发生信号速率高，由于采用了FPGA和PATA-SATA桥片，不需要使用SATA的第三方IPcore，节省成本，对外接口形式多样化。【专利说明】一种基于固态硬盘的高速信号发生系统
本技术涉及一种信号发生系统，具体涉及一种基于固态硬盘的高速信号发生系统。
技术介绍
信号发生系统作为信号源可以对外提供仿真数据或者是真实采集数据，用来作为被测设备的数据源，以检测被测设备的处理性能。信号发生系统首先要能够存储数据，实现方式有EEPROM、FLASH、机械硬盘、固态硬盘等。在这几种实现方式中，EEPROM的速度慢，容量小；FLASH容量小，不易管理坏块；机械硬盘速度慢；固态硬盘的速度虽然相对比较快，但是为了能满足对外提供高速数据，使用一块硬盘也不能满足接口速率要求。
技术实现思路
本技术的目的是提供一种基于固态硬盘的高速信号发生系统，能够对外提供更高速的并行信号。 本技术所采用的技术方案是: 一种基于固态硬盘的高速信号发生系统，其特征在于: 包含有FPGA、PATA-SATA桥片和四个并联的SSD ； FPGA包含有双端RAM、RAM控制器、存储控制器和UART收发器； FPGA上设置有接收外部数据的LVDS并行输入接口和发送内部数据的LVDS并行输入接口，并扩展有4个转发数据的PATA接口，各PATA接口接入PATA-SATA桥片再分别接入四个并联的SSD。 FPGA接有用于缓存SSD读写间隔数据的FIFO或者RAM，缓存的空间大小与SSD2次UDMA传输的间隔匹配。 本技术具有以下优点: 本技术所涉及的基于固态硬盘的高速信号发生系统，用FPGA和多个固态硬盘实现，存储容量大，发生信号速率高，同时由于采用了 FPGA和PATA-SATA桥片，提供多个SATA接口，不需要使用SATA的第三方IPcore，节省成本，对外接口形式多样化。在内部使用FIFO作缓存来解决PATA接口的UDMA传输时间间隔的问题，从而保证对外接口的连续性，同时利用FPGA的高速并行输出接口来发送信号，降低设计复杂性。 【专利附图】【附图说明】 图1是系统硬件实现框图。 图2是FPGA软件设计内部模块框图。 图3是把数据拆分写到4个硬盘实现框图。 图4是4个硬盘的合并数据转换为原始数据格式输出。 图5是UDMA传输DREQ信号波形。 图6是READ DMA模式下寄存器配置。 图7是READ DMA EXT模式下寄存器配置。 图8是PATA-SATA桥片原理图，两端分别连接到FPGA和SATA连接器。 图9-11分别对应系统的3种数据输出接口:并行LVDS、TLK2711、ECL。 其中，并行LVDS直接连接到FPGA的LVDS接口，TLK2711接口利用FPGA的GP1通过TLK2711芯片转换，ECL接口利用FPGA内部的并串转换模块把并行数据转换成LVDS接口输出，同时在外部通过电平转换芯片实现LVDS电平到ECL电平的转换。 【具体实施方式】 下面结合【具体实施方式】对本技术进行详细的说明。 本技术涉及的一种基于固态硬盘的高速信号发生系统，如图1所示，包含有FPGA、PATA-SATA桥片和四个并联的SSD。FPGA包含有双端RAM、RAM控制器、存储控制器和UART收发器，FPGA上设置有接收外部数据的LVDS并行输入接口和发送内部数据的LVDS并行输入接口，并扩展有4个转发数据的PATA接口，各PATA接口接入PATA-SATA桥片再分别接入四个并联的SSD。FPGA接有用于缓存SSD读写间隔数据的FIFO或者RAM，缓存的空间大小与SSD2次UDMA传输的间隔匹配。在数据采集模式下，系统通过LVDS并行输入接口从外部接入数据，通过FPGA进行控制转发，然后通过PATA接口送给外部的PATA-SATA桥片，数据经过PATA-SATA桥片转换后写到SSD。数据发送模式与以上过程相反，数据从SSD读出来经过FPGA转换后通过LVDS并行输出接口发送出去。为了实现相对高速的数据采集和发送，本技术采用4个SSD并联的结构，这样，对外接口的速率可以达到硬盘接口的4倍，可以提高系统带宽。图2所示为FPGA内部软件设计模块框图。 由于使用了 PATA-SATA桥片，PATA接口限制了 SATA接口的传输速率，为了提高数据的发送速率，在FPGA上扩展4个PATA接口，把接收到的数据按照一个字(16bit)为单位，分别存储到各个SSD上，即第一个16bit存到SSDl上，第二个16bit存到SSD2上，第三个16bit存到SSD3上，第四个16bit存到SSD4上，第五个16bit存到SSDl上，第六个16bit存到SSD2上，以此类推。这样当接收外部数据速率较高时，单个SSD的存储速率只有外部数据接收速率的1/4，使得写SSD的速率能够达到外部接收数据的要求。图3所示为把数据拆分写到4个SSD实现框图，在DATA_FIF0_C0NTR0L中通过移位产生4个硬盘接口 FIFO的写使能信号，代码中初始设置fifo_wen_temp〈=4’ bOOOl;在开始传输数据时，把fifo_wen_temp 赋给 fifo_wen,同时在传输过程实现移位 fifo_wen_temp〈= {fifo_wen_temp ，fifo_wen_temp}; 同样，在系统作为信号源向外发送数据时，同时从4个SSD读取数据，再作类似于并串转换向外发送，这样对外发送数据的速率就是单个读取SSD速率的4倍，在SSD读取速率受限的情况下可以提高对外发送数据的速率。图4中写fifo端数据宽度64bit，读fifo端数据宽度16bit，用fifo实现了并串转换功能，完成了把数据恢复成原始数据格式。 由于系统存储和发送数据都是实时传输的，而SSD的读和写都是有间隔的，即每次UDMA传输之间都有响应时间，在这段时间内，SSD是不会接收或者发送数据的，这时候为了保证系统存储和发送数据的连续性，必须要使用FIFO或者RAM来缓存数据，缓存的空间大小要与SSD2次UDMA传输的间隔匹配。 UDMA传输是由从设备通过发起UDMA请求(即使能DREQ信号)，然后主机响应请求来启动UDMA传输的，在主机配置从设备后，(描述不通顺，请审核修改)到从设备发起UDMA请求的时间是不受主机控制的，通过实际测试发该时间与从设备有关，不同的固态硬盘的响应时间不一致，图3所示某型号固态硬盘的响应时间大约为20us，根据该时间可以计算FIFO的容量，以对外传输速率为lOOMB/s为例，本文档来自技高网...
【技术保护点】
一种基于固态硬盘的高速信号发生系统，其特征在于：包含有FPGA、PATA‑SATA桥片和四个并联的SSD；FPGA包含有双端RAM、RAM控制器、存储控制器和UART收发器；FPGA上设置有接收外部数据的LVDS并行输入接口和发送内部数据的LVDS并行输入接口，并扩展有4个转发数据的PATA接口，各PATA接口接入PATA‑SATA桥片再分别接入四个并联的SSD。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘斌，孙娟，
申请(专利权)人：西安航天恒星科技实业集团公司，
类型：新型
国别省市：陕西;61
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