打包数据重新安排控制索引前体生成处理器、方法、系统及指令技术方案

一个方面的方法包括接收指示目的地存储位置的指令。响应于该指令，将结果存储在该目的地存储位置中。该结果包括：包括至少四个非负整数的序列的结果。一方面，该至少四个非负整数的值不是使用在前指令的结果来计算的。公开了其它方法、装置、系统和指令。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一个方面的方法包括接收指示目的地存储位置的指令。响应于该指令，将结果存储在该目的地存储位置中。该结果包括：包括至少四个非负整数的序列的结果。一方面，该至少四个非负整数的值不是使用在前指令的结果来计算的。公开了其它方法、装置、系统和指令。【专利说明】打包数据重新安排控制索引前体生成处理器、方法、系统及 指令 背景
实施例涉及处理器。具体而言，实施例涉及具有指令集的处理器，该指令集包括使 用控制索引的指令。 背景信息 许多处理器具有单指令多数据（SMD)架构。在SMD架构中，打包数据指令、向 量指令或者SMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理 器可具有并行执行硬件，该并行执行硬件响应于打包数据指令来同时或并行地执行多个操 作。 多个数据元素可在一个寄存器或存储器位置内被打包为打包数据或向量数据。在 打包数据中，寄存器或者其他存储位置的位可逻辑地分成多个数据元素的序列。例如，256 位宽打包数据寄存器可具有四个64位宽打包数据元素、八个32位宽打包数据元素、十六个 16位宽打包数据元素等。每一打包数据元素可表示单独的各段数据（例如，像素的红色、绿 色、蓝色或α颜色分量、或复数的实部或虚部等等），各段数据可单独地操作或与其他数据 独立地操作。 -些SMD架构具有用于根据控制索引在一个或多个源打包数据内灵活地重新安 排打包数据元素的指令。此类指令的示例是置换指令和混洗指令。控制索引控制这些指令 如何重新安排打包数据元素。 附图的若干视图的简要说明 通过参考用来说明本专利技术的实施例的以下描述和附图，可最好地理解本专利技术。在 附图中： 图1是用于处理可用来生成控制索引的指令的处理器的示例实施例的框图。 图2是打包数据重新安排控制索引生成指令的示例实施例的处理方法的示例实 施例的流程框图。 图3是打包数据重新安排控制索引前体产生指令的示例实施例的处理方法的示 例实施例的流程框图。 图4是用于处理可用来产生控制索引的指令的指令处理装置的示例实施例的框 图。 图5是存储遵循数值模式的至少四个非负整数的序列的指令的处理方法的示例 实施例的流程框图。 图6是可用来产生控制索引的指令的指令格式的实施例的框图。 图7Α为框图，示出在一些实施例中通过指令存储的整数序列可具有主要或完全 基于指令的操作码的数值模式。 图7Β为框图，示出在一些实施例中通过指令存储的整数序列可具有部分地基于 指令的操作码并且部分地基于由该指令指示的一个或多个数值模式限定参数的数值模式。 图8是存储按照数值顺序的至少四个非负整数的序列的指令的处理方法的示例 实施例的流程框图。 图9是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排操 作使用具有按照数值顺序的偏移连续整数的值的打包数据重新安排控制索引，来从两个经 对齐的打包数据中提取未对齐的打包数据以避免需要执行未对齐加载。 图10是存储按照数值顺序的至少四个非负整数的序列的指令的处理方法的示例 实施例的流程框图，其中连续位置中的所有整数相差至少为2的恒定整数跨度。 图11是存储按照数值顺序的至少四个非负相同奇偶性（例如均为偶数或均为奇 数）整数的序列的指令的处理方法的示例实施例的流程框图。 图12是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排 操作使用打包数据重新安排控制索引以将实数（R)与虚数（頂）分开，该打包数据重新安排 控制索引具有按照递增数值顺序的连续偶数的值。 图13是存储按照数值顺序的至少四个整数的序列的指令的处理方法的示例实施 例的流程框图，其中整数中的最小整数从零偏移一偏移量，并且其中连续位置中的所有整 数彼此相差一跨度。 图14是用于存储按照数值顺序的连续非负整数的序列的第一控制索引前体产生 指令和向每一整数应用跨度和偏移量的第二指令的处理方法的示例实施例的流程框图。 图15是存储红、绿、蓝、α四元数据的源打包数据的框图。 图16是包括存储一个或多个整数序列的只读存储器（ROM)的处理器的示例实施 例的框图。 图17A的框图示出用于存储控制索引和控制索引前体的适当格式的第一示例实 施例。 图17B的框图示出用于存储控制索引和控制索引前体的适当格式的第二示例实 施例。 图18是一组合适的打包数据寄存器的示例实施例的框图。 图19是包括存储可用来产生控制索引的指令的机器可读存储介质的制品的框 图。 图20A示出示例性AVX指令格式，包括VEX前缀、实操作码字段、MoD R/M字节、SIB 字节、位移字段以及IMM8。 图20B示出来自图20A的哪些字段构成完整操作码字段和基础操作字段。 图21A是示出根据本专利技术的实施例的通用向量友好指令格式及其A类指令模板的 框图。 图21B是示出根据本专利技术的实施例的通用向量友好指令格式及其B类指令模板的 框图。 图22是示出根据本专利技术的实施例的示例性专用向量友好指令格式的框图。 图22B是示出根据本专利技术的实施例的构成完整操作码字段的具有专用向量友好 指令格式的字段的框图。 图22C是示出根据本专利技术的一个实施例的构成寄存器索引字段的具有专用向量 友好指令格式的字段的框图。 图22D是示出根据本专利技术的一个实施例的构成扩充操作字段的具有专用向量友 好指令格式的字段的框图。 图23是根据本专利技术的一个实施例的寄存器架构的框图。 图24A是示出根据本专利技术的各实施例的示例性有序流水线和示例性的寄存器重 命名的无序发布/执行流水线的框图。 图24B示出了包括耦合到执行引擎单元的前端单元的处理器核，且执行引擎单元 和前端单元两者都耦合到存储器单元。 图25A是根据本专利技术的各实施例的单个处理器核以及它与管芯上互连网络的连 接及其二级（L2)高速缓存的本地子集的框图。 图25B是根据本专利技术的各实施例的图25A中的处理器核的一部分的展开图。 图26是根据本专利技术的实施例的可具有超过一个的核、可具有集成的存储器控制 器、并且可具有集成图形的处理器的框图。 图27所示的是根据本专利技术的一个实施例的系统的框图。 图28所示的是根据本专利技术的实施例的第一更具体的示例性系统的框图。 图29所示的是根据本专利技术的实施例的第二更具体的示例性系统的框图。 图30所示的是根据本专利技术的实施例的SoC的框图。 图31是根据本专利技术的各实施例的对照使用软件指令转换器将源指令集中的二进 制指令转换成目标指令集中的二进制指令的框图。 详细说明 在以下描述中，陈述了诸多特定细节（例如特定处理器、方法、操作、指令、数值模 式以及数据格式）。然而，应当理解的是，可不通过这些具体细节来实施本专利技术的实施例。 在其它实例中，未详细示出公知的电路、结构以及技术，以免模糊对本描述的理解。 典型地，通过执行对具有源打包数据元素的源打包数据操作数进行操作的一系列 通用指令，来从头开始渐进地建立用于置换指令和混洗指令的控制索引。例如，产生控制索 引的方法的一部分可包括执行一系列通用打包数据算术指令以对源打包数据元素执行一 系列打包数据算术操作，本文档来自技高网...

【技术保护点】
一种方法，包括：接收指令，所述指令指示目的地存储位置；以及响应于所述指令，将结果存储在所述目的地存储位置中，所述结果包括至少四个非负整数的序列，其中所述至少四个非负整数的值不是使用在前指令的结果计算的。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：S·阿布拉罕，R·凡伦天，E·乌尔德阿迈德瓦尔，Z·斯波伯，A·格雷德斯廷，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US