内存模块缓冲器数据存储制造技术

一种包括内存器件(24、324)的内存模块(22、122、322、522)包括内存模块缓冲器(26、326、526)及缓冲器内存(28)，内存模块缓冲器(26、326、526)具有备用状态输入(36)。内存模块缓冲器(26、326、526)将数据存储在缓冲器内存(28)中，该数据是从被确定为包括错误的内存器件(24、324)中至少一个内存器件的一部分重创建的。

【技术实现步骤摘要】
【国外来华专利技术】内存模块缓冲器数据存储
技术介绍
像双列直插式内存模块（DIMM)这样的内存模块有时遭受错误，错误会导致内存 故障。用于向内存模块提供容错的现有方法（如纠错码和内存备用（memory sparing)的 使用）可以减少带宽，或可以减少内存存储容量。 【附图说明】 图1是示例内存模块的示意图。 图2是包括图1的内存模块示例的示例计算系统的示意图。 图3是可以由图2的系统执行的示例方法的流程图。 图4是图1的内存模块的示例实现方式的示意图。 图5是具有故障内存器件的图4的内存|旲块的不意图。 图6是具有被重映射至缓冲器内存的经擦除内存器件的、图4的内存模块的示意 图。 图7是具有连接至内存控制器的内存模块的另一示例计算系统的示意图。 图8是具有示例分布式数据缓冲器的另一示例计算系统的示意图。 图9是可以由图1、7和8的计算系统执行的不例方法的流程图。 【具体实施方式】 图1示意性地示出内存模块20的示例。内存模块20用于在计算系统中使用，其 中内存模块20提供用于存储应用程序和/或数据的内存单元或位置。如下面将描述的，内 存模块20对在内存模块20上可能发生的错误提供容错，同时减少或消除带宽或内存存储 容量的任何关联下降。 内存模块20包括自包含的或独立的内存单元，该自包含的或独立的内存单元可 以以模块化的方式增加至计算系统。在一个实现方式中，内存模块20可以包括印刷电路板 或卡，该印刷电路板或卡看护内存器件且适用于可释放地或可移除地安装或连接至计算系 统。例如，在一个实现方式中，内存模块20可以被形成为适于安装和电连接至另一印刷电 路板（例如，主板）的对应插槽的双列直插式内存模块（DIMM)的一部分。在其它实现方式 中，内存模块28以其它类型的内存模块的形式设置，如单列直插式内存模块（SIMM)、全缓 冲双列直插式内存模块（FB DIMM)、低负载DIMM (LR-DIMM)等，它们可以以相同的或其它方 式可释放地连接至计算系统。 内存模块20包括：支座（印刷电路板或连接电子设备的类似方法）22、内存器件 (MD) 24、内存模块缓冲器（MM缓冲器）26以及缓冲器内存（BM) 28。支座22包括支撑结构， 支撑结构对内存器件24、缓冲器26以及缓冲器内存28提供互连方法。在一个实现方式中， 支座22包括具有导电线或迹线30的印刷电路板，导电线或迹线30可通信地或电学地将上 述组件中的每个作为内存器件24连接至内存模块缓冲器26。在一个实现方式中，支座22 可以附加地包括沿支座22的边缘设置的边缘连接器，如触点或引脚32,以帮助内存模块20 和与外部计算系统通信的数据和地址/命令总线之间的通信。在其它实现方式中，可以使 用其它封装技术。 内存器件24包括在支座22的一侧或两侧安装或以其它方式支撑的单独的集成电 路内存组件。在一个实现方式中，内存器件24包括动态随机存取存储器（DRAM)集成电路 内存器件。在一个实现方式，每个内存器件24具有至少4Gb的内存器件存储容量。在一个 实现方式中，每个内存器件24包括一个或多个库（bank)，每个库具有至少256Mb的内存存 储容量。在一个实现方式中，每个内存器件24可以通过堆叠多个DRAM晶片（die)来构造。 在其它实现方式中，内存器件24可以具有当前技术水平可以支持的其它存储容量，并且可 以包括其它形式的集成电路内存组件。在一个实现方式中，这样的内存器件包括利用双倍 数据速率（DDR)协议通信的器件。例如，内存器件24可以可替代地包括静态随机存取存储 器（SRAM)集成电路内存器件、闪存设备、非易失性内存器件、相变内存器件、多位内存器件 等等。 内存模块缓冲器26包括用于接合或驱动计算系统的内存控制器和内存器件24之 间的事务的缓冲器或寄存器。特别地，缓冲器26通过寄存器逻辑缓冲地址和控制信号。为 了本公开的目的，术语缓冲器或内存模块缓冲器指通过寄存器逻辑缓冲地址控制信 号的任意芯片或组件，其包括但不限于寄存器和缓冲器。在一个实现方式中，内存模块缓冲 器26通过锁相环重驱动时钟。在一个实现方式中，缓冲器26包括低负载双列直插式内存 模块缓冲器（LR-DIMM缓冲器），其中以并行的方式通过双向驱动器缓冲数据线。在其它实 现方式中，缓冲器26可以包括寄存器芯片，该寄存器芯片维持高信号强度并同步线之间的 时序。 如图1示意性地示出的，内存模块缓冲器26附加地包括备用状态输入36,缓冲器 26通过备用状态输入36接收来自内存控制器的信号，以激活缓冲器内存28的使用。在一 个实现方式中，备用状态输入36包括备用状态引脚或边缘连接器（如有时被称为金手指 (goldfinger) 的边缘连接器或引脚）。尽管未特别标识，但是内存模块缓冲器26还可以包 括其它引脚边缘连接器，如地址和控制输入或引脚、时钟输入或引脚、数据引脚及选通输入 或引脚。 内存模块缓冲器26包括映射逻辑（ML) 38。映射逻辑38包括编程或集成电路，该 编程或集成电路被构造为将内存器件24内的位置重映射至缓冲器内存28内的位置。特别 地，映射逻辑38将内存器件24内的特定位置或地址分配至缓冲器内存28内的对应新地 址。当接收对内存器件24内的地址的事务请求时，映射逻辑38将该事务请求及其信号（如 读操作期间的信号或写操作期间的信号）重定向或重路由至缓冲器内存28内的对应新位 置地址。如此后将描述的，由映射逻辑38进行的重映射促进访问已从在内存器件24的故 障部分中的旧位置地址处的数据重生成的、并且已在缓冲器内存28中被存储在与旧位置 地址链接的新位置地址处的数据。 缓冲器内存28包括集成电路内存，该集成电路内存具有可由缓冲器26利用的、用 于存储从内存器件24中一个或多个内存器件的故障部分中重创建的数据的缓冲器内存。 在一个实现方式中，缓冲器内存28可以包括连接至缓冲器26或作为缓冲器26的一部分提 供的动态随机存取存储器器件。在其它实现方式中，缓冲器内存28可以包括其它集成电路 内存器件。在一个实现方式中，缓冲器内存28至少具有内存器件24的单独库的存储容量 的存储容量。在一个实现方式中，缓冲器内存28具有与单独内存器件24的存储容量相等 的存储容量。例如，在一个实现方式中，缓冲器内存28具有至少256Mb (内存器件24中最 小库的大小）的存储容量。在一个实现方式中，缓冲器内存28具有4Gb (内存器件24中每 个内存器件的内存存储容量）的存储容量。通过内存技术的进步可利用的其它内存存储容 量，在其适合缓冲器内存28时也包括在本公开中。 图2示意性图示示例计算系统100,示例计算系统100包括内存模块120及主机 122。计算系统100利用内存模块120来存储数据和/或应用程序。计算系统100的示例 包括但不限于：服务器、个人计算机（膝上型机、台式机、大型机、平板、笔记本）、个人数字 助理、智能电话等等。 除将缓冲器内存28示出为包括数据存储内存142和跟踪内存（TM) 144以外，内存 模块120基本上与内存模块20相同。内存模块120中与内存模块20的组件对应的那些 剩余组件被类似地进行编号。本文档来自技高网...

【技术保护点】
一种装置，包括：内存模块(22、122、322、522)，包括：内存器件(24、324)；内存模块缓冲器(26、326、526)，所述内存模块缓冲器包括备用状态输入(36)；以及缓冲器内存(28)，其中所述缓冲器被配置为将数据存储在所述缓冲器内存(28)中，所述数据是从被确定为包括错误的所述内存器件(24、324)中至少一个内存器件的一部分重创建的。

【技术特征摘要】
【国外来华专利技术】1. 一种装置，包括： 内存模块（22、122、322、522)，包括： 内存器件（24、324); 内存模块缓冲器（26、326、526)，所述内存模块缓冲器包括备用状态输入（36);以及 缓冲器内存（28)，其中所述缓冲器被配置为将数据存储在所述缓冲器内存（28)中，所 述数据是从被确定为包括错误的所述内存器件（24、324)中至少一个内存器件的一部分重 创建的。2. 根据权利要求1所述的装置，其中所述内存器件（24、324)包括具有内存器件存储容 量的内存器件（24、324)以及具有库存储容量的库，并且其中所述缓冲器内存（28)具有至 少所述库存储容量的存储容量。3. 根据权利要求2所述的装置，其中所述缓冲器内存（28)的所述存储容量是至少 256Mb。4. 根据权利要求2所述的装置，其中所述缓冲器内存（28)的所述存储容量等于内存器 件容量。5. 根据权利要求4所述的装置，其中所述缓冲器内存（28)的所述存储容量是至少 4Gb。6. 根据权利要求1所述的装置，其中所述缓冲器内存（28)在所述内存模块缓冲器 (26、326、526)中。7. 根据权利要求1所述的装置，进一步包括：被分配给每个内存器件的数据和控制信 号（525)，其中所述内存模块缓冲器（526)进一步包括数据和控制输入信号（528)，其中所 述内存模块缓冲器（526)通过所述数据和控制输入信号（528)执行与所述缓冲器内存（28) 中的所述数据相关的事务。8. 根据权利要求1所述的装置，进一步包括内存存储器（144)，所述内存存储器（144) 存储基于所述缓冲器内存（28)中可用空间的值。9. 根据权利要求1所述的装置，进一步包括内存控制器（154)，所述内存控制器（154) 用于识别内存器件错误，用于向所述内存模块缓冲器（26、326、526)传递要利用所述备用 状态输入（36)重创建的所述内存器件（24、324)的那些部分，用于从那些部分重创建所述 数据，以及用于向所述缓冲器内存（28)传送所重创建的数据，其中所述缓冲器内存（28)将 正被重创建的所述内存器件（24、324)的那些部分的位置重映射至所述缓冲器内存（28)中 的位置。10. -种方法，包括： 响应于备用状态信号穿过备用状态输入（36)...

【专利技术属性】
技术研发人员：利迪娅·M·韦内斯，赛厄马克·塔瓦莱伊，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：发明
国别省市：美国;US