一种闪存测试结构制造技术

本实用新型专利技术提供一种闪存测试结构，至少包括：基底与其上表面的氧化层；该氧化层上表面由下而上依次堆叠有浮栅、绝缘层及控制栅；该控制栅上表面刻蚀有平行排列且与所述氧化层上表面贯通的若干第一条形槽；浮栅、绝缘层以及控制栅的侧壁及第一条形槽的侧壁均设有保护层；刻蚀于控制栅上表面、与若干第一条形槽以及控制栅侧壁相交的第二条形槽；第二条形槽间断于保护层处；第二条形槽无间断的区域与绝缘层上表面贯通；第二条形槽左、右两边的所述控制栅之间加有电压。本实用新型专利技术在控制栅表面增加第一条形槽，通过测试第二条形槽左右两边的控制栅间的电流来监测形成控制栅轮廓的工艺水平及刻蚀形成定义逻辑栅极的所述第二条形槽的刻蚀水平。

【技术实现步骤摘要】
一种闪存测试结构
本技术涉及半导体器件测试结构，特别是涉及一种闪存测试结构。
技术介绍
半导体存储器件中，闪存(FLASH)是一种非易失性的存储器，且属于可擦除可编程只读存储器，同时，闪存产品具有存取速度快、质轻容量大、存取装置体积小等优点，被广泛应用于各类诸如智能卡、SIM卡、微控制器和手机等电子产品中。一般而言，FLASH器件基本分为两种类型:叠栅器件和分栅器件。叠栅器件通常包含有浮栅和控制栅，浮栅位于控制栅和基底之间，其不与电路连接，处于浮置状态，用于存储数据；控制栅用于控制浮栅。此外，浮栅与基底间还存在氧化层，浮栅与控制栅之间还存在有介质层。请参考图1，表示的是现有技术中叠栅结构闪存单元的俯视示意图，图2表示为图1沿XX’方向的截面示意图。图2中，基底10上表面设有氧化层11;所述氧化层上表面由下而上依次堆叠有浮栅12、绝缘层13以及控制栅14 ;由所述浮栅、绝缘层以及控制栅组成的层叠结构的侧壁设有保护层15 ;当进行控制栅刻蚀时，往往会由于控制栅的侧壁斜坡而使得在所述保护层投影于所述控制栅的区域会残留一部分控制栅材料，给器件带来制造的缺陷。如图1中在所述控制栅的表面刻蚀贯通于所述绝缘层的沟槽141图3为图1沿YY’方向的截面示意图。图2和图3中的残留物142为所述控制栅侧壁的保护层15投影于所述控制栅表面的区域形成残留物142，由残留物给器件带来的缺陷极有可能使得器件失效，给生产来带严重的损失。通常情况下，控制栅刻蚀带来的缺陷在现有技术中无法精确预测或监测，从而使后续的失效分析手段更加复杂。因此，有必要提出一种能够有效且最大程度的监测由于控制栅的刻蚀带来的残留物导致缺陷的测试结构，即本技术的一种闪存测试结构。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种闪存测试结构，用于解决现有技术中由于控制栅刻蚀导致的器件缺陷而无法精确监测的问题。为实现上述目的及其他相关目的，本技术提供一种闪存测试结构，所述闪存测试结构至少包括:基底与位于该基底上表面的氧化层；所述氧化层上表面由下而上依次堆叠有浮栅、绝缘层以及控制栅；所述控制栅上表面刻蚀有平行排列且通过所述控制栅、绝缘层以及浮栅与所述氧化层上表面贯通的若干第一条形槽；由所述浮栅、绝缘层以及控制栅组成的层叠结构的侧壁以及所述若干第一条形槽的侧壁均设有保护层；刻蚀于所述控制栅上表面、与所述若干第一条形槽以及所述控制栅侧壁相交的第二条形槽；所述第二条形槽间断于所述保护层处；所述第二条形槽无间断的区域与所述绝缘层上表面贯通；所述第二条形槽左、右两边的所述控制栅之间加有电压。作为本技术的闪存测试结构的一种优选方案，所述保护层为由氮化物和氧化物组成的介质结构。作为本技术的闪存测试结构的一种优选方案，所述平行排列的若干第一条形槽彼此之间间距相等，所述若干第一条形槽的长度相等并且其首尾两端分别彼此对齐。作为本技术的闪存测试结构的一种优选方案，所述第二条形槽的个数为一个。作为本技术的闪存测试结构的一种优选方案，所述第二条形槽与所述若干相互平行的第一条形槽垂直相交。作为本技术的闪存测试结构的一种优选方案，所述氧化层材料为二氧化硅。作为本技术的闪存测试结构的一种优选方案，所述浮栅与所述控制栅的材料为多晶娃。作为本技术的闪存测试结构的一种优选方案，所述绝缘层为包含氧化物-氮化物-氧化物或包含氧化物-氮化物的介质结构。如上所述，本技术的闪存测试结构，具有以下有益效果:本技术在控制栅表面增加若干平行排列且与第二条形槽相交的第一条形槽，通过在第二条形槽左、右两边的控制栅之间施加电压，来测试其中是否有电流来监测刻蚀控制栅时因残留物而是否产生缺陷的问题。【附图说明】图1为现有技术中的闪存结构的俯视示意图。图2为图1中闪存结构沿XX’方向的截面示意图。图3为图1中闪存结构沿YY’方向的截面示意图。图4为本技术的闪存测试结构的俯视示意图。图5为图4中闪存测试结构沿XX’方向的截面示意图。图6为图4中闪存测试结构沿YY’方向的截面示意图。元件标号说明10、20 基底11,21 氧化层12、22 浮栅13、23 绝缘层14、24 控制栅141 沟槽142、242 残留物15、25 保护层241第一条形槽26 第二条形槽【具体实施方式】以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。请参阅图4至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本技术提供一种闪存测试结构，图4表示为本技术的闪存测试结构的俯视示意图；图5为图4中闪存测试结构沿XX’方向的截面示意图，即为本技术的闪存测试结构沿XX’方向的纵截面示意图。如图5所示，本技术的闪存测试结构至少包括:基底20 ;位于该基底上表面的氧化层21，优选地，本实施例中，所述基底为半导体基底，所述氧化层的材料为二氧化硅，所述氧化层作为隧穿氧化层；所述氧化层21的上表面由下而上依次堆叠有浮栅22、绝缘层23以及控制栅24，优选地，本实施例中，所述浮栅以及控制栅的材料为多晶硅。同时，优选地，所述绝缘层为包含氧化物-氮化物-氧化物(ONO)的层叠介质结构或包含氧化物-氮化物(ON)的层叠介质结构，所述介质结构为氧化物、氮化物、氧化物三层材料层叠的介质结构或为氧化物、氮化物两层材料层叠的介质结构。本实施例中，所述ONO介质结构为二氧化硅-氮化硅-二氧化硅三层材料层叠的介质结构。本技术的所述控制栅上表面设有平行排列的若干第一条形槽241，所述第一条形槽241相互间隔并分布成为如图4所示的一列，优选地，所述平行排列的若干第一条形槽彼此之间的间距相等，并且所述若干第一条形槽的长度相等，同时所述若干第一条形槽的首尾两端分别彼此对齐，即每一个第一条形槽的首端与其他第一条形槽的首端对齐；每一个第一条形槽的末端与其他第一条形槽的尾端对齐。图6表示为图4中闪存测试结构沿Ti’方向的截面示意图。如图6所示，本技术的所述第一条形槽241是用来定义闪存结构的控制栅极，因此，所述第一条形槽241通过所述控制栅24、绝缘层23以及浮栅22与所述氧化层21上表面贯通。本技术的所述测试结构的所述浮栅、绝缘层以及控制栅组成层叠结构，如图5所示，该层叠结构的侧壁设有保护层25，同时，如图4中，所述若干第一条形槽241的侧壁也均设有该保护层25。优选地，所述保护层为由氮化物和氧化物组成的介质结构，该介质结构为层叠介质结构。本技术中，所述控制栅24的上表面刻蚀有第二条形槽26，本技术的所述第二条形槽用来定义闪存结构的逻辑栅极；优选地，本实施例中所述第二条形槽的个数为一个，进一步，本实施例中所述第二条形槽与所述若干相互平行的第一条形槽垂直相本文档来自技高网...

【技术保护点】
一种闪存测试结构，其特征在于，所述闪存测试结构至少包括：基底与位于该基底上表面的氧化层；所述氧化层上表面由下而上依次堆叠有浮栅、绝缘层以及控制栅；所述控制栅上表面刻蚀有平行排列且通过所述控制栅、绝缘层以及浮栅与所述氧化层上表面贯通的若干第一条形槽；由所述浮栅、绝缘层以及控制栅组成的层叠结构的侧壁以及所述若干第一条形槽的侧壁均设有保护层；刻蚀于所述控制栅上表面、与所述若干第一条形槽以及所述控制栅侧壁相交的第二条形槽；所述第二条形槽间断于所述保护层处；所述第二条形槽无间断的区域与所述绝缘层上表面贯通；所述第二条形槽左、右两边的所述控制栅之间加有电压。

【技术特征摘要】
1.一种闪存测试结构，其特征在于，所述闪存测试结构至少包括: 基底与位于该基底上表面的氧化层；所述氧化层上表面由下而上依次堆叠有浮栅、绝缘层以及控制栅； 所述控制栅上表面刻蚀有平行排列且通过所述控制栅、绝缘层以及浮栅与所述氧化层上表面贯通的若干第一条形槽； 由所述浮栅、绝缘层以及控制栅组成的层叠结构的侧壁以及所述若干第一条形槽的侧壁均设有保护层； 刻蚀于所述控制栅上表面、与所述若干第一条形槽以及所述控制栅侧壁相交的第二条形槽；所述第二条形槽间断于所述保护层处； 所述第二条形槽无间断的区域与所述绝缘层上表面贯通； 所述第二条形槽左、右两边的所述控制栅之间加有电压。2.根据权利要求1所述的闪存测试结构，其特征在于:所述保护层为由氮化...

【专利技术属性】
技术研发人员：陈建奇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：新型
国别省市：北京;11