超高速DAC芯片的片内时钟时序控制方法及系统技术方案

本发明专利技术公开了一种应用于超高速DAC芯片的片内时钟时序控制方法，具体为采用模拟连续可控延时单元和N位数控时钟相位产生及选择单元模块相结合，实现超高速时钟与片外数据的同步。本发明专利技术还公开了一种超高速DAC芯片的片内时钟时序控制系统，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、数据N：1MUX单元、超高速数据触发锁存单元。利用本发明专利技术，可将片外高速数据码流可靠地锁入片内寄存器中，并能实现板级时序调整，降低由于时序对准问题导致的超高速DAC性能下降，降低了实际使用时对高速时钟及数据的时序要求，便于系统实际应用。

【技术实现步骤摘要】
超高速DAC芯片的片内时钟时序控制方法及系统
本专利技术涉及半导体集成电路设计
，尤其涉及超高速DAC芯片的片内时钟时序控制技术。
技术介绍
超高速数模转换器(DAC)广泛应用于雷达、电子对抗及高速通信系统中。随着DAC工作速度的提高，常常需要超过2Gsps以上转换速率的DAC芯片，而外部的FPGA或DSP通常的码率发送速度在500Mbps以下。所以，通常需要首先在芯片内部通过数据复接(MUX)技术将外部的低速数据复合到高速数据流，而后完成超高速DAC的转换。在2GHz转换时钟条件下，每个有效数据周期小于500ps，这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。只有仔细设计时钟与数据的相对时序，才能确保芯片内时钟触发沿处于数据时序的中点即实现时钟对数据的可靠触发锁存。降低由于数据的错误锁存而导致DAC芯片性能的恶化。这在超高速DAC芯片的设计及使用过程中尤为突出。图1是传统超高速数模转换器系统框图。如果不对DAC的内部触发时钟的时序做专门优化，会造成芯片自身的良率降低，比如无法满足高低温下的全温区可靠触发锁存等。在使用DAC芯片时，由于各系统PCB外部环境的不确定性，也造成DAC时钟时序控制的困难，无法充分发挥超高速DAC芯片的高速性能。
技术实现思路
本专利技术所要解决的技术问题是提供一种超高速DAC芯片的片内时钟时序控制方法。通过在芯片设计阶段引入模拟连续可调的皮秒级延时单元附加数控大步进相位调整，通过芯片外部的引脚在使用后期也能够对芯片内部的超高速时钟时序实现精确及大步进相结合的相位调整，补偿芯片设计、加工及外围PCB环境不确定性所带来的时序恶化，提高芯片的易用性及可靠性，避免由于时序引起的数据误触发而造成的超高速DAC性能下降。本专利技术为解决上述问题而采用的技术方案：一种超高速DAC芯片的片内时钟时序控制方法，包括如下步骤：步骤1、将外部输入的延时控制信号转换为芯片内部差分的连续模拟电压信号，并以此差分电压信号来连续控制延时单元的延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；步骤2、将经过步骤1延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的数据MUX电路，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；步骤3、将外部输入的N路低速数据信号在步骤2所得N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；步骤4、利用步骤1所述差分电压信号所对应的延时时序调整来实现可靠同步触发，将高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用。作为本专利技术的一种优选方案，所述N的取值为4。本专利技术还提出一种超高速DAC芯片的片内时钟时序控制系统，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、N:1数据复接单元、超高速数据触发锁存单元；其中：所述的模拟连续可控延时单元，用于将外部输入的延时控制信号转换为芯片内部差分的连续模拟电压信号，并以此差分的连续模拟电压信号来连续控制延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；所述的N位数控时钟相位产生及选择单元，用于将经过模拟连续可控延时单元延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的N:1数据复接单元，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；所述的N:1数据复接单元，用于将外部输入的N路低速数据信号在N位数控时钟相位产生及选择单元产生的N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；所述的超高速数据触发锁存单元，用于利用模拟连续可控延时单元产生的差分电压信号所对应的延时时序调整来实现可靠同步触发，将N:1数据复接单元产生的高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用。进一步的，本专利技术的一种超高速DAC芯片的片内时钟时序控制系统，所述模拟连续可控延时单元包括输入转换单元和模拟延时单元，其中，输入转换单元用以完成外部单端的模拟控制端到内部的差分模拟控制端转换，输出差分电压信号delayp/delayn至模拟延时单元；模拟延时单元的输入为两路来自不同链路且存在一定时序相位差异的差分时钟信号ck1p/ck1n和ck2p/ck2n，在来自输入转换单元的差分电压信号delayp/delayn的控制下组合输出；具体为：如果delayp电位高于delayn，单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关；由此实现在delayp/delayn信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，实现了内部超高速时钟的高精度时序调整。进一步的，本专利技术的一种超高速DAC芯片的片内时钟时序控制系统，所述模拟延时单元包括第一至第六电阻，第一至第十晶体管，第一至第二时钟信号输入端，第一至第二差分电压信号输入端，偏置电压输入端，第一至第二输出节点；其中，第一晶体管和第二晶体管的基极分别连接到第一时钟信号输入端，构成第一差分对管；第三晶体管和第四晶体管的基极分别连接到第二时钟信号输入端，构成第二差分对管；第一晶体管的集电极分别与第一电阻的一端、第三晶体管的集电极、第八晶体管的基极相连；第二晶体管的集电极分别与第二电阻的一端、第四晶体管的集电极、第七晶体管的基极相连；第一晶体管的发射极和第二晶体管的发射极、第五晶体管的集电极相连；第三晶体管的发射极和第四晶体管的发射极、第六晶体管的集电极相连；第五晶体管的基极连接到第一差分电压信号输入端；第六晶体管的基极连接到第二差分电压信号输入端；第五晶体管的发射极和第六晶体管的发射极、第九晶体管的集电极相连；第九晶体管的发射极和第五电阻串联后连接到第一电压输入端；第七晶体管的发射极分别和第八晶体管的发射极、第十晶体管的集电极相连；第十晶体管的发射极和第六电阻串联后连接到第二电压输入端；第七晶体管的集电极和第三电阻的一端相连并连接到第一输出节点；第八晶体管的集电极和第四电阻的一端相连并连接到第二输出节点；第一电阻的另一端分别和第二电阻的另一端、第三电阻的另一端、第四电阻的另一端连接后接地；第九晶体管的基极和第十晶体管的基极分别连接到偏置电压输入端。进一步的，本专利技术的一种超高速DAC芯片的片内时钟时序控制系统，所述N位数控时钟相位产生及选择单元包括数控选择单元和N分频单元；其中：N分频单元由若干级功能相同的D型触发器级联、并将最后一级触发器的反相输出端与第一级触发器的数据端相连组成，产生两路相位差360/N度的N分频脉冲信号ck1和ck2，占空比为1：1；N分频单元用于产生N路相位差360/N度的N分频脉冲信号送入数控选择单元，在数控选择单元内部逻辑的控制下获得N路两两本文档来自技高网...

【技术保护点】
一种超高速DAC芯片的片内时钟时序控制方法，其特征在于，包括如下步骤：步骤1、将外部输入的延时控制信号转换为DAC芯片内部差分的连续模拟电压信号，并以此差分电压信号来连续控制延时单元的延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；步骤2、将经过步骤1延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：（N‑1）占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的数据MUX电路，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；步骤3、将外部输入的N路低速数据信号在步骤2所得N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；步骤4、利用步骤1所述差分电压信号所对应的延时时序调整来实现可靠同步触发，将高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用。

【技术特征摘要】
1.一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、N:1数据复接单元、超高速数据触发锁存单元；其中：所述的模拟连续可控延时单元，用于将外部输入的延时控制信号转换为DAC芯片内部差分的连续模拟电压信号，并以此差分的连续模拟电压信号来连续控制延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；所述的N位数控时钟相位产生及选择单元，用于将经过模拟连续可控延时单元延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N-1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的N:1数据复接单元，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；所述的N:1数据复接单元，用于将外部输入的N路低速数据信号在N位数控时钟相位产生及选择单元产生的N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；所述的超高速数据触发锁存单元，用于利用模拟连续可控延时单元产生的差分电压信号所对应的延时时序调整来实现可靠同步触发，将N:1数据复接单元产生的高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用；所述模拟连续可控延时单元包括输入转换单元(301)和模拟延时单元(302、303)，其中，输入转换单元用以完成外部单端的模拟控制端到内部的差分模拟控制端转换，输出差分电压信号delayp/delayn至模拟延时单元；模拟延时单元的输入为两路来自不同链路且存在一定时序相位差异的差分时钟信号ck1p/ck1n和ck2p/ck2n，在来自输入转换单元的差分电压信号delayp/delayn的控制下组合输出；具体为：如果delayp电位高于delayn，单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关；由此实现在delayp/delayn信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，实现了内部超高速时钟的高精度时序调整。2.根据权利要求1所述的一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，所述模拟延时单元包括第一至第六电阻(R1～R6)，第一至第十晶体管(Q1～Q10)，第一时钟信号输入端(ck1p、ck1n)、第二时钟信号输入端(ck2p、ck2n)，第一至第二差分电压信号输入端(delayp、delayn)，偏置电压输入端(BIAS)，第一至第二输出节点(ckp、ckn)；其中，第一晶体管(Q1)和第二晶体管(Q2)的基极分别连接到第一时钟信号输入端(ck1p、ck1n)，构成第一差分对管；第三晶体管(Q3)和第四晶体管(Q4)的基极分别连接到第二时钟信号输入端(ck2p、ck2n)，构成第二差分对管；第一晶体管(Q1)的集电极分别与第一...

【专利技术属性】
技术研发人员：张有涛，李晓鹏，张敏，
申请(专利权)人：南京国博电子有限公司，中国电子科技集团公司第五十五研究所，
类型：发明
国别省市：江苏;32