一种多奈奎斯特域数模转换器制造技术

本发明专利技术公开了一种多奈奎斯特域数模转换器，包括依次连接的K:1LVDS并串转换器、编码器、集成归零控制的锁存器和基于R-2R梯形网络的数模转换器核心单元；其中，并串转换器将输入的N*K位低速数据转换成N位高速数据，其中低M位数据不经过编码器，直接送入锁存器，高(N-M)位二进制格式数据编码成温度码格式数据输出给锁存器，锁存器生成归零开关控制码和非归零开关控制码，输出给所述的基于R-2R梯形网络的数模转换器核心单元。本发明专利技术可在不提高数模转换器工作时钟频率的情况下，将输出信号带宽从第一奈奎斯特频域拓展到第二奈奎斯特频域和第三奈奎斯特频域，大幅拓展了数模转换器的输出带宽，极大降低了同等输出带宽下的数模转换器功耗。

【技术实现步骤摘要】
一种多奈奎斯特域数模转换器
本专利技术涉及半导体集成电路设计
，尤其涉及一种采用InP/GaAsHBT(异质结双极型晶体管，heterojunctionbipolartransistor)工艺制作的多奈奎斯特域数模转换器。
技术介绍
宽带高动态范围数模转换器广泛应用于射频信号传输链中。相比于锁相环频率合成器，直接数字频率合成器具有跳频时间快、相位连续和易于数字调制等优点，直接数字频率合成器的性能往往受限于其数模转换器模块。随着雷达数字化及多载波无线应用的发展，对数模转换器带宽和动态范围的要求越来越高。在传统的射频发射系统中，基带数字信号通过一个数模转换器转换成模拟信号，随后经过一系列模拟变换：滤波、混频、放大，转换成适合射频传输的信号。导致发射系统如此复杂的主要原因之一是数模转换器带宽的限制。图1是传统数模转换器系统框图，传统数模转换器仅能在第一奈奎斯特频域内提供较好的动态性能，且随着输出频率的上升，其性能迅速退化。同时，由于数模转换器存在的sin(x)/x滚降效应，系统需要增加SINC校正滤波器来实现输出功率平坦化，这进一步增加了系统复杂度。传统数模转换器的输出带宽和幅频特性严重制约了数字射频收发系统的性能。
技术实现思路
本专利技术所要解决的技术问题是针对
技术介绍
的缺陷，提供一种多奈奎斯特域数模转换器，通过信号归零技术，在不提高数模转换器工作时钟频率的前提下，大幅拓展数模转换器的输出信号带宽。本专利技术为解决上述技术问题采用以下技术方案：一种多奈奎斯特域数模转换器，包括依次连接的K:1LVDS并串转换器、编码器、集成归零控制的锁存器和基于R-2R梯形网络的数模转换器核心单元，其中：所述的K:1LVDS并串转换器是一个集成LVDS接收器的N通道K:1并串转换器，用于将输入的N*K位低速数据转换成N位高速数据，由时钟控制向所述的编码器输出高(N-M)位二进制格式数据，同时将低M位二进制格式数据输出到所述的集成归零控制的锁存器；其中，N、K、M均是自然数；所述的编码器，用于将高(N-M)位二进制格式数据编码成2(N-M)-1位温度码格式数据，并输出给所述的集成归零控制的锁存器；所述的集成归零控制的锁存器，由归零控制电路与锁存单元集成，用于锁存输入的M位二进制格式数据和2(N-M)-1位温度码格式数据，并在模式控制输入信号的控制下，产生对应的2(N-M)+M-1位归零开关控制码和非归零开关控制码，输出给所述的基于R-2R梯形网络的数模转换器核心单元；所述的基于R-2R梯形网络的数模转换器核心单元，根据开关控制码的逻辑高或低，控制对应的电流源开关打开或关闭，低M位单位电流源经过R-2R梯形网络，实现电流加权流入数模转换器输出节点，高2(N-M)-1位单位电流源由温度码格式数据直接控制，流入数模转换器输出节点；输出节点上的总电流经过一个电阻转换成电压信号，该电压信号的幅值为整个多奈奎斯特域数模转换器的输出信号，与输入的N*K位低速数据一一对应。进一步的，本专利技术的一种多奈奎斯特域数模转换器，所述K:1LVDS并串转换器为N通道K:1并串转换器，对于每个通道的并串转换器，包括K个并串转换单元，一个分频器和一个与非门；其中，分频器和与非门用以产生工作所需的写入时钟，在该写入时钟的作用下，每个并串转换单元同步写入并行输入的K组数据，随后在读时钟的作用下依次输出，实现低速数据的复接功能。进一步的，本专利技术的一种多奈奎斯特域数模转换器，所述集成归零控制的锁存器，包括第一至第三电阻、第一至第十一晶体管、数据输入、时钟输入、偏置电压、模式选择控制输入；其中，第一晶体管和第二晶体管的基极分别连接到数据输入的差分端，构成数据输入差分对管；第一晶体管的集电极分别与第一电阻的一端、第五晶体管的集电极、第六晶体管的基极、第八晶体管的集电极连接，第一晶体管的发射极和第二晶体管的发射极分别与第三晶体管的集电极相连；第二晶体管的集电极分别与第五晶体管的基极、第六晶体管的集电极、第七晶体管的集电极、第二电阻的一端连接；第一电阻的另一端、第二电阻的另一端分别与第八晶体管的基极连接后接地；第三晶体管和第四晶体管的基极分别连接到时钟输入的差分端，构成时钟输入差分对管；第三晶体管和第四晶体管的发射极均连接至第十一晶体管的集电极；第十一晶体管的基极为偏置电压输入端，第十一晶体管的发射极与第三电阻串接后接地；第五晶体管和第六晶体管的发射极分别连接至第九晶体管的集电极，构成交叉耦合结构；第七晶体管的基极是偏置电压的输入端，第七晶体管和第八晶体管的发射极分别连接至第十晶体管的集电极，构成复位归零结构；第九晶体管和第十晶体管的基极分别连接到模式选择控制输入的差分段，第九晶体管和第十晶体管的发射极分别连接到第四晶体管的集电极，实现钟控模式选择；当时钟输入为逻辑“高”时，数据输入由第一晶体管和第二晶体管的基极输入，当时钟输入为逻辑“低”时，第五至第十晶体管在模式选择信号控制下，完成数据锁存或信号归零；当模式选择信号为逻辑“高”时，第五晶体管和第六晶体管通过交叉耦合的输入输出实现数据锁存，当模式选择信号为逻辑“低”时，第七晶体管和第八晶体管实现数据归零。进一步的，本专利技术的一种多奈奎斯特域数模转换器，R-2R梯形网络的数模转换器核心单元包括电流源及电流源开关阵列、R-2R梯形网络；其中，所述电流源及电流源开关阵列由电流源开关、单位电流源晶体管和电流源匹配电阻组成；每个单位电流源晶体管的发射极与电流源匹配电阻相连，其基极为电流源偏置电压输入；电流源开关为一对发射极相连的差分对管，差分对管的发射极与单位电流源晶体管的集电极相连，其基极为电流源开关控制信号差分输入端，其集电极与R-2R梯形网络相连；所述R-2R梯形网络由一组阻值相同且严格匹配的电阻阵列构成，电阻阵列匹配采用伪随机中心对称方式分布，保证电流源阵列在工艺离散呈线性梯度分布时的严格匹配；R-2R梯形网络实现单位电流源在低M位二进制编码格式开关信号控制下的电流加权，2(N-M)-1位温度编码格式开关控制信号，用于控制2(N-M)-1个单位电流源实现高4位电流加权。进一步的，本专利技术所述的一种多奈奎斯特域数模转换器，所述N的取值为12，K的取值为4，M的取值为8。本专利技术采用以上技术方案，与现有技术相比具有以下有益效果：1、本专利技术提供的多奈奎斯特域数模转换器，将数模转换器输出频率拓展到第二、第三奈奎斯特频域，在多个奈奎斯特频域内输出较高质量的模拟信号，在不提高工作时钟频率的前提下大幅拓展数模转换器的输出信号带宽。2、本专利技术提供的多奈奎斯特域数模转换器，消除了sin(x)/x滚降效应，降低了发射系统的复杂度，实现直接数字合成射频信号。附图说明图1是传统数模转换器系统框图。图2是本专利技术提供的多奈奎斯特域数模转换器系统框图。图3是单个通道的4:1串并转换电路结构的示意图。图4是4位二进制编码到15位温度编码转换。图5是集成归零控制的锁存器电路结构的示意图。图6是基于R-2R梯形网络的数模转换器核心电路结构的示意图。图7是本专利技术与传统数模转换器的输出信号功率对比示意图。图8是本专利技术与传统数模转换器的输出信号无杂散动态范围对比示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下参照附图，对本专利技术进一步详细说明。本文档来自技高网...

【技术保护点】
一种多奈奎斯特域数模转换器，其特征在于，包括依次连接的K:1LVDS并串转换器、编码器、集成归零控制的锁存器和基于R‑2R梯形网络的数模转换器核心单元，其中：所述的K:1LVDS并串转换器是一个集成LVDS接收器的N通道K:1并串转换器，用于将输入的N*K位低速数据转换成N位高速数据，由时钟控制向所述的编码器输出高(N‑M)位二进制格式数据，同时将低M位二进制格式数据输出到所述的带有归零控制的锁存器；其中，N、K、M均是自然数；所述的编码器，用于将高(N‑M)位二进制格式数据编码成2(N‑M)‑1位温度码格式数据，并输出给所述的带有归零控制的锁存器；所述的带有归零控制结构的锁存器，由归零控制电路与锁存单元集成，用于锁存输入的M位二进制格式数据和2(N‑M)‑1位温度码格式数据，并在模式控制输入信号的控制下，产生对应的2(N‑M)+M‑1位归零开关控制码和非归零开关控制码，输出给所述的基于R‑2R梯形网络的数模转换器核心单元；所述的基于R‑2R梯形网络的数模转换器核心单元，根据开关控制码的逻辑高或低，控制对应的电流源开关打开或关闭，低M位单位电流源经过R‑2R梯形网络，实现电流加权流入数模转换器输出节点，高2(N‑M)‑1位单位电流源由温度码格式数据直接控制，流入数模转换器输出节点；输出节点上的总电流经过一个电阻转换成电压信号，该电压信号的幅值为整个多奈奎斯特域数模转换器的输出信号，与输入的N*K位低速数据一一对应。...

【技术特征摘要】
1.一种多奈奎斯特域数模转换器，其特征在于，包括依次连接的K:1LVDS并串转换器、编码器、集成归零控制的锁存器和基于R-2R梯形网络的数模转换器核心单元，其中：所述的K:1LVDS并串转换器是一个集成LVDS接收器的N通道K:1并串转换器，用于将输入的N*K位低速数据转换成N位高速数据，由时钟控制向所述的编码器输出高(N-M)位二进制格式数据，同时将低M位二进制格式数据输出到所述的集成归零控制的锁存器；其中，N、K、M均是自然数；所述的编码器，用于将高(N-M)位二进制格式数据编码成2(N-M)-1位温度码格式数据，并输出给所述的集成归零控制的锁存器；所述的集成归零控制的锁存器，由归零控制电路与锁存单元集成，用于锁存输入的M位二进制格式数据和2(N-M)-1位温度码格式数据，并在模式控制输入信号的控制下，产生对应的2(N-M)+M-1位归零开关控制码和非归零开关控制码，输出给所述的基于R-2R梯形网络的数模转换器核心单元；所述的基于R-2R梯形网络的数模转换器核心单元，根据开关控制码的逻辑高或低，控制对应的电流源开关打开或关闭，低M位单位电流源经过R-2R梯形网络，实现电流加权流入数模转换器输出节点，高2(N-M)-1位单位电流源由温度码格式数据直接控制，流入数模转换器输出节点；输出节点上的总电流经过一个电阻转换成电压信号，该电压信号的幅值为整个多奈奎斯特域数模转换器的输出信号，与输入的N*K位低速数据一一对应。2.根据权利要求1所述的一种多奈奎斯特域数模转换器，其特征在于，所述K:1LVDS并串转换器为N通道K:1并串转换器，对于每个通道的并串转换器，包括K个并串转换单元，一个分频器和一个与非门；其中，分频器和与非门用以产生工作所需的写入时钟，在该写入时钟的作用下，每个并串转换单元同步写入并行输入的K组数据，随后在读时钟的作用下依次输出，实现低速数据的复接功能。3.根据权利要求1所述的一种多奈奎斯特域数模转换器，其特征在于，所述集成归零控制的锁存器，包括第一至第三电阻、第一至第十一晶体管、数据输入DI、时钟输入CK、偏置电压VC、模式选择控制输入MS；其中，第一晶体管Q1和第二晶体管Q2的基极分别连接到数据输入DI的差分端，构成数据输入差分对管；第一晶体管Q1的集电极分别与第一电阻R1的一端、第五晶体管Q5的集电极、第六晶体管Q6的基极、第八晶体管Q8的集电极连接，第一晶体管Q1的发射极和第二晶体管Q2的发射极分别与第三晶体管Q3的集电极相连；第二晶体管Q...

【专利技术属性】
技术研发人员：李晓鹏，张有涛，张敏，
申请(专利权)人：南京国博电子有限公司，中国电子科技集团公司第五十五研究所，
类型：发明
国别省市：江苏;32