用于处理比特流的基于处理器的装置和方法制造方法及图纸

本发明专利技术描述了用于使用面向比特指令处理比特流的装置和方法。例如，根据一个实施例的方法包括以下操作：执行用于取得用于操作的比特的指令，该指令标识开始比特地址和要检索的比特数目；从面向比特寄存器或高速缓存检索由开始比特地址和比特数目标识的比特；以及对所检索的比特执行指定比特操作序列，以生成结果。

【技术实现步骤摘要】
【国外来华专利技术】用于处理位流的基于处理器的装置和方法专利
本专利技术的实施例一般涉及计算机系统的领域。更具体地，本专利技术的实施例涉及用于处理位流的基于处理器的装置和方法。背景一般背景指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并可以包括本机数据类型、指令、寄存器架构、寻址模式、存储器架构，中断和异常处理，以及外部输入和输出(I/O)。在本文中术语指令一般指宏指令——即被提供给处理器(或指令转换器，该指令转换器(例如使用静态二进制翻译、包括动态编译的动态二进制翻译)翻译、变形、仿真，或以其他方式将指令转换成要由处理器处理的一个或多个指令)的指令)以用于执行的指令——而不是微指令或微操作(micro-op)——它们是处理器的解码器解码宏指令的结果。ISA与微架构不同，微架构是实现指令集的处理器的内部设计。带有不同的微架构的处理器可以共享共同的指令集。例如，奔腾四(Pentium4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(AdvancedMicroDevices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及隐退寄存器组；使用多映射和寄存器池)的一个或多个动态分配物理寄存器。除非另作说明，短语寄存器架构、寄存器组，以及寄存器在本文中被用来指代对软件/编程器以及指令指定寄存器的方式可见的东西。在需要特殊性的情况下，形容词逻辑、架构，或软件可见的将用于表示寄存器架构中的寄存器/文件，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、退役寄存器、寄存器池)。指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作码等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常在相同的阶中，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为具有不同解释的给定字段。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作码的字段。例如，示例性ADD指令具有专用操作码以及包括指定该操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)，以及可视和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分割为若干个固定大小的数据元素的处理器，每一个元素都表示单独的值。例如，256位寄存器中的位可以被指定为四个单独的64位打包的数据元素(四字(Q)大小的数据元素)，八个单独的32位打包的数据元素(双字(D)大小的数据元素)，十六单独的16位打包的数据元素(一字(W)大小的数据元素)，或三十二个单独的8位数据元素(字节(B)大小的数据元素)来被操作的源操作数。这种类型的数据被称为打包的数据类型或向量数据类型，这种数据类型的操作数被称为打包的数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列，并且打包数据操作数或向量操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作数。作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执行的单个向量操作，以利用相同数量的数据元素，以相同数据元素顺序，生成相同大小的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同大小，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，等等)。由该SIMD指令所指定的操作分别地对这些源数据元素对中的每一对执行，以生成匹配的数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是垂直的并且由于结果向量操作数大小相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数以相同数据元素顺序来存储，因此，结果数据元素与源向量操作数中的它们的对应的源数据元素对处于结果向量操作数的相同位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两个以上的源向量操作数的；以水平方式操作的；生成不同大小的结果向量操作数的，具有不同大小的数据元素的，和/或具有不同的数据元素顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由另一指令指定该同一个位置)。诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的CoreTM处理器使用的技术之类的SIMD技术，在应用程序性能方面实现了大大的改善。已经发布和/或公布了涉及高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。与本专利技术的实施例有关的背景常常需要读取和解析来自输入缓冲器的位流来实现数据压缩。压缩过程的主处理循环重复需要被存储在输入缓冲器中的一些小数量的位。每次位被消费时，需要进行相关联簿记(bookkeeping)操作来更新计数器、指针等，以标识要处理的下一组数据。当前系统维持64位通用寄存器(GPR)作为“位残余”寄存器，并且在未使用位的数目跌至低于阈值时，读入新数据块(例如，Qword＝64位)。此时，新数据块(例如，Qword)被移位并合并到当前位残余寄存器中，且可用位的数目被更新/增加。显式地维持位残余寄存器还需要在处理循环中以周期性间隔进行检查以确定位残余寄存器中是否有足够的位。这些检查通过数据依存的条件分支来进行。附图简述图1A是示出根据本专利技术的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；图1B是示出根据本专利技术的实施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的框图；图2是根据本专利技术的实本文档来自技高网...

【技术保护点】
一种方法，包括：执行用于取得用于操作的比特的指令，所述指令标识开始比特地址和要检索的比特数目；从面向比特寄存器或高速缓存检索由所述开始比特地址和比特数目标识的所述比特；以及对所检索的比特执行指定比特操作序列，以生成结果。

【技术特征摘要】
【国外来华专利技术】1.一种用于处理位流的方法，包括：执行指令以取得用于操作的位，所述指令标识开始位地址和要检索的位数目；从面向位的寄存器或高速缓存检索由所述开始位地址和位数目标识的所述位；以及对所检索的位执行指定位操作序列，以生成结果，其中，所述方法还包括：确定由所述开始位地址和位数目标识的所述位是否被存储在所述面向位的寄存器或高速缓存中；若否，则将所述开始位地址和位数目转换成开始字节地址和要检索的字节数目；以及从面向字节的存储器检索由所述开始字节地址和字节数目标识的字节。2.如权利要求1所述的方法，其特征在于，还包括：从所检索的第一字节和最后字节丢弃不需要的位；以及对剩余位执行指定位操作序列，以生成结果。3.如权利要求1所述的方法，其特征在于，还包括：生成用于将所述结果存储回所述面向字节的存储器的字节地址；以及使用所述字节地址来将所述结果存储回所述面向字节的存储器。4.如权利要求2所述的方法，其特征在于，所述指定位操作序列是用于解压位流的解压过程的一部分。5.一种用于处理位流的方法，包括：执行指令以将用于操作的新位放入位流，所述指令标识开始位地址、位数目以及要处理的位；根据所述开始位地址和位数目从面向位的寄存器或高速缓存检索来自所述位流的现有位；结合所检索的来自所述位流的现有位处理新位以生成结果；以及将所述结果存储回面向位的寄存器或高速缓存，其中，所述方法还包括：确定由所述开始位地址和位数目标识的位是否被存储在所述面向位的寄存器或高速缓存中；若否，则将所述开始位地址和位数目转换成开始字节地址和要检索的字节数目；以及从面向字节的存储器检索由所述开始字节地址和字节数目标识的字节。6.如权利要求5所述的方法，其特征在于，还包括：从所检索的第一字节和最后字节丢弃不需要的位；以及对剩余位和新位执行指定位操作序列，以生成所述结果。7.如权利要求5所述的方法，其特征在于，还包括：生成用于将所述结果存储回所述面向字节的存储器的字节地址；以及使用所述字节地址来将所述结果存储回所述面向字节的存储器。8.如权利要求6所述的方法，其特征在于，所述指定位操作序列是用于压缩位流的压缩过程的一部分。9.一种处理器，包括：面向位的寄存器或高速缓存；以及执行单元，耦合至所述面向位的寄存器或高速缓存并用于执行指令以取得用于操作的位，所述指令标识开始位地址和要检索的位数目，其中所述执行单元用于从所述面向位的寄存器或高速缓存检索由所述开始位地址和所述位数目标识的所述位，其中，所述执行单元进一步用于执行以下操作：确定由所述开始位地址和位数目标识的所述位是否被存储在所述面向位的寄存器或高速缓存中；若否，则将所述开始位地址和位数目转换成开始字节地址和要检索的字节数目；以及从面向字节的存储器检索由所述开始字节地址和字节数目标识的字节。10.如权利要求9所述的处理器，其特征在于，所述处理器进一步用于执行以下操作：从所检索的第一字节和最后字节丢弃不需要的位；以及对剩余位执行指定位操作序列，以生成结果。11.如权利要求10所述的处理器，其特征在于，所述执行单元进一步用于执行以下操作：生成用于将所述结果存储回所述面向字节的存储器的字节地址；以及使用所述字节地址来将所述结果存储回所述面向字节的存储器。12.如权利要求10所述的处理器，其特征在于，所述执行单元进一步用于对所检索的位执行指定位操作序列以生成结果，并且其中所述指定位操作序列是用于解压位流的解压过程的一部分。13.一种处理器，包括：面向位的寄存器或高速缓存；以及执行单元，耦合至所述面向位的寄存器或高速缓存并用于执行指令以将用于操作的新位放入位流，所述指令标识开始位地址、位数目以及要处理的位，其中所述执行单元根据所述开始位地址和位数目从面向位的寄存器或高速缓存检索来自位流的现有位，并结合所...

【专利技术属性】
技术研发人员：V·戈帕尔，J·D·吉尔福德，G·M·沃尔里齐，E·奥兹图科，W·K·费格哈利，K·S·雅普，S·M·格尔雷，M·G·迪克森，R·S·查普尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US