一种减小AC耦合电容PAD对高速串行信号传输影响的方法技术

本发明专利技术公开了一种减小AC耦合电容PAD对高速串行信号传输影响的方法，通过对高速串行总线添加的AC耦合电容，选择小封装电容，使经过电容的FDR总线的线宽尽量接近PAD的宽度，来减小从电容焊盘到传输线体电容结构改变带来的阻抗突变；通过对FDR总线经过AC耦合电容的焊盘做了两层挖空处理，使得在AC耦合电容处FDR总线阻抗保持不变，没有带来不必要的反射，从而也减小了传输线的损耗，保障了信号传输稳定。

【技术实现步骤摘要】
—种减小AC耦合电容PAD对高速串行信号传输影响的方法
本专利技术涉及电子领域、PCB LAYOUT设计及仿真领域，尤其涉及一种减小AC耦合电容PAD对高速串行信号传输影响的方法。
技术介绍
随着信号的传输速度越来越快，新一代的QPI和PCIE3.0高达8Gpbs，FDR总线更是高达14Gbps。FDR总线作为目前高速交换机的一种总线技术，涉及的大多是跨板互联系统，传输距离较长。总线设计对插入损耗，回波损耗指标要求很高。MELLAN0X芯片厂家提供的FDR信号质量判断标准标注在7Ghz频点前，插入损耗(IL)大于等于-25.03dB，回波损耗(RL)小于-10 dB。而多板互联系统一般需要经过主板，背板，子板等多个板卡，总链路长度可能高达十多英寸。在多板互联中，FDR信号需经过发送，接收端芯片封装、过孔、AC耦合电容、连接器、传输线等多种损耗因素。在FDR总线设计中任何一个因素都要尽量达到信号完整性的最优设计，尽量减小串扰，反射，衰减等因素，才能实现整体链路的最优设计。高速串行差分信号对多板传输链路上的各种要素提出了更高的性能要求，包括器件封装、PAD的LAYOUT方式，连接器、传输线、过孔等，尽量减弱各种损耗因素是信号稳定，可靠传输的保证。一般PCIE，SATA, SAS, QDR, FDR等芯片间及板间互连的串行总线，有AC耦合电容的设计。此耦合电容的设计目的是通高频阻低频，但AC电容除了产生有益的电子作用外也会对高速信号传输带来不良影响。例如电容处阻抗突变，增大信号损耗。所以速率越高的总线，AC耦合设计时要求越严格。例如QDR, FDR总线，芯片SEPC上明确标注需要使用0201封装的电容，因为小封装对阻抗匹配有利。但封装PAD处仍然会造成传输线的阻抗突变以及增大损耗，所以在PCBLAY0UT设计时需对电容PAD做处理，减小电容带来阻抗突变和信号损耗的影响。
技术实现思路
针对现有技术存在的不足之处，本专利技术提供一种减小AC耦合电容PAD对高速串行信号传输影响的方法。本专利技术提供了一种减小AC耦合电容PAD对高速串行信号传输影响的方法，其解决所述技术问题采用的技术方案如下:所述减小AC耦合电容PAD对高速串行信号传输影响的方法，通过对高速串行总线添加的AC耦合电容，尽量选择小封装电容，例如0201封装，使经过电容的FDR总线(FDR差分信号线)的线宽尽量接近PAD的宽度，可以减小从电容焊盘到传输线体电容结构改变带来的阻抗突变，从而引起反射；该方法是对FDR总线经过AC耦合电容的焊盘做了两层挖空处理，FDR总线阻抗为100欧姆，在AC耦合电容处阻抗依然是100欧姆，没有带来不必要的反射，从而也减小了传输线的损耗，保障了信号传输稳定。本专利技术公开的减小AC耦合电容PAD对高速串行信号传输影响的方法的有益效果是:通过本方明所述方法，对FDR总线经过AC耦合电容的焊盘做了挖空处理，找出最佳的焊盘处理方式，减小电容PAD带来的阻抗不匹配及损耗的影响，保证了信号质量，为信号稳定，可靠传输提供了保障，优化了系统设计。【附图说明】附图1为总线经过的系统结构示意图； 附图2为本专利技术中PAD下方一层平面挖空成PAD等大的示意图； 附图3为本专利技术中PAD下方一层平面挖空成与PAD等大且两PAD联通的示意图； 附图4为本专利技术中PAD下方一层平面挖空成比PAD大的正方形的示意图； 附图5为本专利技术中PAD下方两层平面挖空成PAD等大的示意图； 附图6为本专利技术中PAD下方两层平面挖空成与PAD等大且两PAD联通的示意图； 附图7为本专利技术中PAD下方两层平面挖空成比PAD大的正方形的示意图； 附图标记说明:1、PAD ;2、第一层挖空缝隙；3、第二层挖空缝隙。【具体实施方式】下面通过实施例和附图，对本专利技术所述减小AC耦合电容PAD对高速串行信号传输影响的方法做进一步详细说明，并不造成对本专利技术的限制。本方明就系统总线多种损耗因素中的一种，电容PAD对总线的影响为研究对象。在长距离串行总线传输中，AC电容PAD反焊盘设计、过孔、连接器、传输线PCB加工的阻抗不一致，都是带来阻抗不匹配的原因。本方明所述减小AC耦合电容PAD对高速串行信号传输影响的方法，通过高速串行总线添加的AC耦合电容，尽量选择小封装电容，例如0201封装，使经过电容的FDR总线(FDR差分信号线)的线宽尽量接近PAD的宽度，可以减小从电容焊盘到传输线体电容结构改变带来的阻抗突变，从而引起反射；本专利技术所述方法是对FDR总线经过AC耦合电容的焊盘做了两层挖空处理，FDR总线阻抗为100欧姆，在AC耦合电容处阻抗依然是100欧姆，没有带来不必要的反射，从而也减小了传输线的损耗，优化了系统设计。实施例: 下面通过实施例来详细了解本专利技术所述方法的设计内容和优点: 附图1为总线经过的系统结构示意图，如附图1所示，在设计的刀片服务器系统中，计算主板和子板均插接在背板上，计算主板的芯片通过设计在背板上的FDR总线与子板上芯片连接，进行信号传输；从发送到接收十几英寸的传输距离，各个反射损耗因素都必须严格控制。以TOP层传输线，中间经过0201封装IOOnf电容，传输线阻抗为100欧姆，传输长度2000Mil为例。如果电容PAD下方不做处理，传输线经过电容处阻抗突变为95欧姆，信号频率7Ghz时，插损为1.367dB.这个阻抗突变幅度及损耗程度对于长距离传输的高速信号影响还是比较大的。为了减小电容PAD带来的阻抗不匹配以及损耗的影响，将PAD下方参考平面挖空，减小PAD寄生电容，增大阻抗，如附图2、3、4、5、6、7所示六种焊盘处理方式:附图2为PAD下方一层平面挖空成PAD等大的方式；附图3为PAD下方一层平面挖空成与PAD等大且两PAD联通的方式；附图4为PAD下方一层平面挖空成比PAD大的正方形的方式；附图5为PAD下方两层平面挖空成PAD等大的方式；附图6为PAD下方两层平面挖空成与PAD等大且两PAD联通的方式；附图7为PAD下方两层平面挖空成比PAD大的正方形的方式； 其中附图6所示将PAD下方两相邻层挖空成与PAD等大且两PAD联通的方式，此种电容PAD处理方式同其他5种焊盘处理方式相比，阻抗突变最小，损耗最小；此方法电容处阻抗突变为100欧姆，信号频率7Ghz时，插损为1.329dB,电容焊盘没有带来阻抗突变，采用附图6焊盘处理方式，20001^1链路损耗降低了0.38 dB，较电容焊盘下方参考平面不挖空及其他5种挖空方式，在阻抗突变和损耗方面改善效果较为明显。在本方明中研究了几种电容PAD的处理方法，找出最佳的焊盘处理方式，减小电容PAD带来的阻抗不匹配及损耗的影响，保证了信号质量，为信号稳定，可靠传输提供了保障。上述【具体实施方式】仅是本专利技术的具体个案，本专利技术的专利保护范围包括但不限于上述【具体实施方式】，任何符合本专利技术所述减小AC耦合电容PAD对高速串行信号传输影响的方法的权利要求书的且任何所属
的普通技术人员对其所做的适当变化或替换，皆应落入本专利技术的专 保护范围。本文档来自技高网...

【技术保护点】
一种减小AC耦合电容PAD对高速串行信号传输影响的方法，其特征在于，该方法通过对高速串行总线添加的AC耦合电容，选择小封装电容，使经过电容的FDR总线的线宽尽量接近PAD的宽度，能够减小从电容焊盘到传输线体电容结构改变带来的阻抗突变；同时，该方法对FDR总线经过AC耦合电容的焊盘做了挖空处理，使得在AC耦合电容处FDR总线阻抗保持不变。

【技术特征摘要】
1.一种减小AC耦合电容PAD对高速串行信号传输影响的方法，其特征在于，该方法通过对高速串行总线添加的AC耦合电容，选择小封装电容，使经过电容的FDR总线的线宽尽量接近PAD的宽度，能够减小从电容焊盘到传输线体电容结构改变带来的阻抗突变；同时，该方法对FDR总线经过AC耦合电容的焊盘做了挖空处理，使得在AC耦合电容处FDR总线阻抗保持不变。2.根据权利要求1所述的减小AC耦合电容PAD对高速串行信号传输影响的...

【专利技术属性】
技术研发人员：王素华，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37