一种具有记忆功能背景抑制结构的读出电路制造技术

本实用新型专利技术公开了一种具有记忆功能背景抑制结构的读出电路，该电路通过采用具有记忆功能的背景抑制电路模块，首先将2×2排列的四个像元背景电流的平均电流进行复制记忆，然后将这个电流作为四个像元的背景电流从光电流中减去，最后通过使用高增益共享式负反馈运放的SBDI前置输入级电路模块积分得到一个电压信号，并通过采样保持电路模块将该信号采样到采样电容上，最后通过单位增益输出级模块将模拟信号输出。该电路实现了对不同像元背景电流的记忆，并在信号处理之前减去了背景电流，有效延长了积分时间，增加了对比度，提高了输出信号的信噪比。

【技术实现步骤摘要】
一种具有记忆功能背景抑制结构的读出电路
本专利涉及红外焦平面读出集成电路，具体指一种具有记忆功能背景抑制结构的读出集成电路(Readout Integrated Circuit-ROIC),它用于甚长波红外焦平面阵列(Infrared Focus Plane Array-1RFPA)中，可以将探测器各像元背景电流进行精确复制记忆，并从光电流中减除，只对有效光信号电流进行积分放大、采样保持和信号输出。
技术介绍
甚长波红外焦平面是先进红外系统中的核心器件。红外焦平面阵列一般由两部分组成:红外探测器阵列和读出电路阵列。焦平面上的红外探测器在接收到入射的红外辐射后，在红外福射的入射位置上产生一个与入射红外福射性能有关的局部电荷，传输给对应的读出电路单元。读出电路将对这些电信号进行积分放大、采样保持，再通过输出缓冲和多路传输系统，最终送达监视系统形成图像。由于甚长波红外探测器禁带宽度比较窄，在生长过程中非常容易受到材料、生长工艺、实验室环境等多种因素影响。受现有工艺条件限制，现阶段甚长波探测器其自身等效电阻比较小，一般小于10ΚΩ ;因此，读出电路输入级的输入电阻必须非常小。同时，为了防止产生过大的漏电流，探测器必须工作在精确的“零偏”状态下。另外，甚长波探测器暗电流比较大，且工作在高背景条件下，使得读出电路积分电容非常容易饱和，很难获得理想的信噪比(SNR)。甚长波探测器自身性能的缺陷，在很大程度上限制了甚长波红外焦平面的性能，且对读出电路设计提出了很高的要求。由于使用了负反馈运放，一般采用BD1、CTIA、BGMI等结构作为甚长波红外焦平面读出电路的前置输入级。常规情况下采用单级放大器或五管差动放大器，虽然其低温工作性能良好，但由于增益较低，光电流注入效率非常低，探测器工作不稳定，噪声较大，难以满足实际需求。另外，现有的背景抑制电路一种是使用简单的电压一电流转换法，其精度低，并且其均至于BDI前置输入级的注入管之后，受MOS管沟道长度调制效应的影响，生成的背景电流不稳定；另一种具有记忆功能的背景抑制电路由于其结构复杂，占用面积大，很难在单元内实现。同时，读出电路单元面积有限，且必须使用较大的积分电容和采样电容，二者很难进行折衷。
技术实现思路
本专利的目的是提供一种具有记忆功能背景抑制结构的读出电路。该电路适用于甚长波红外焦平面阵列，其将探测器各个像元对应的背景电流自动平均、复制、记忆，采用2X2共享SBDI前置输入级模块作为输入级，解决现有背景抑制精度低，无法对各像元单独完成复制记忆，信号采集难度大，采集信号信噪比较低的问题。该电路由背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级模块和时序控制电路模块构成；其特征在于:所述的背景抑制电路模块其结构包括简单镜像电路、3个记忆电容、记忆管和4个MOS管控制开关，其中所述的简单镜像电路有一对宽长比为2: I和1:1的NMOS管与一对宽长比为5:1和1:1的PMOS管构成；所述的3个记忆电容是500fF、50fF和500fF三个NW电容，它们首尾相连形成环状，二个500fF记忆电容相连端接电源VDD ;所述的记忆管采用宽长比为4: 3的PMOS管，它的源极S端与简单镜像电路的输出端相连，漏极D端与控制开光相连，栅极G端与一个500fF与50fF的相连端相接；所述的4个MOS管控制开关是两对由一个NMOS管和一个PMOS虚拟管构成的开关，其中NMOS管叭和PMOS虚拟管冗构成的控制开关一端连接记忆管的栅极G端，另一端连接记忆管的漏极D端，NMOS管Φ2和PMOS虚拟管f构成的控制开关一端连接第二个500fF与50fF记忆电容的相接端，另一端连接记忆管的漏极D端；所述的SBDI前置输入级模块采用共享缓冲直接注入电路结构，由MgO?Mg7八个共享MOS管和Mg8?Mgl9十二个各像元单独使用的MOS管构成SBDI输入级模块的负反馈运放，所述的共享缓冲直接注入电路中的积分电容采用NW电容；所述的电流镜像电路模块由宽长比分别为3: 3、12: 3、3: 3、12: 3的四个NMOS管构成；所述的单位增益输出级模块采用增加了两个控制管的五管差动运算放大器；其连接关系为:由SBDI前置输入级模块采集探测器电流信号，经连接通道I的电流镜像电路模块与背景抑制电路模块相连，并经通道II反馈至SBDI前置输入级模块的输入端；后续连接采样保持电路模块、单位增益输出级模块两个模块，对信号进行采样、保持、放大处理。时序控制电路模块直接与SBDI前置输入级模块、采样保持电路模块、单位增益输出级模块相连，通过控制总线直接控制这三个模块，并通过这三个模块间接控制背景抑制电路模块。其工作原理为:电路由时序控制电路模块提供控制信号，控制电路各功能模块的工作，工作时，首先将探测器至于无有效信号的全背景下，关闭通道II，开启通道I，由SBDI前置输入级模块将2 X 2个像元总的背景电流读出，并由电流镜像电路模块完成平均化操作，具有记忆功能的背景抑制电路模块精确复制记忆背景电流；然后将探测器至于正常使用环境中，开启通道II，关闭通道I，在SBDI前置输入级模块对探测器光电流进行积分之前预先将探测器光电流中的背景电流成分减除；最后由SBDI前置输入级模块、采样保持电路模块和单位增益输出级模块完成对有效信号电路的放大积分、采样保持和输出。本专利的优点在于:(I)采用2X2个像元共享结构，在SBDI单元内很好的实现了面积、精度和性能的折衷，为本身等效阻抗低，且工作在高背景下的甚长波焦平面阵列提供了一种读出电路解决途径。在0.1uA-1uA的信号电流范围内，输出范围为3V，工作频率达到2.5MHz。负反馈运放采用共享套筒式结构，使光电流的注入效率大于99%，输出信号的线性度优于99%，探测器维持在精确“零偏”状态。(2)背景抑制电路模块精确的复制、平均、记忆四个像元的背景电流。CM(1、CM1和Cm2三个记忆电容由于其两个连接点A、B的钳制作用，因此抗干扰能力较强，电流抖动误差较小。另外，在前置输入级对光电流处理前减除初始光电流中的背景电流，有效延长了积分时间，增加了对比度，提高了输出信号的信噪比。为甚长波红外焦平面探测器在高背景环境下应用提供了技术支持。【附图说明】图1是整个读出集成电路的各电路功能模块及工作流程图。图2是读出集成电路的SBDI前置输入级模块结构图。其中SI?S4是探测器选通开关，Tl?T4是注入管选通开关，ST是背景电流的复制记忆和有效信号的积分采样控制开关，这些开关均采用传输门结构。图3是共享套筒式运放结构图。其中ASO?AS4是运放的选通开关，当前置输入级无需工作时，可关闭这五个开关，可以有效降低芯片功耗。图4是采样保持电路模块和单位增益输出级模块电路结构图。积分电容复位至高电平，采样电容复位至低电平。SIIN是信号电流通道。图5是电流镜像电路模块和背景抑制电路模块结构图。通道I和通道II中的控制开关采用传输门，记忆电容充电控制开关增加PMOS虚拟管。控制开关VSUP控制是否使用背景抑制结构，扩宽此读出集成电路的应用范围。图6是单位增益输出级模块所使用的差动放大器。PLUS是选通开关，VBIA是运放偏置电压控制端。【具体实本文档来自技高网...

【技术保护点】
一种具有记忆功能背景抑制结构的读出集成电路，它由背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级模块和时序控制电路模块构成；其模块特征在于：所述的背景抑制电路模块其结构包括简单镜像电路、3个记忆电容、记忆管和4个MOS管控制开关，其中所述的简单镜像电路有一对宽长比为2∶1和1∶1的NMOS管与一对宽长比为5∶1和1∶1的PMOS管构成；所述的3个记忆电容是500fF、50fF和500fF三个NW电容，它们首尾相连形成环状，二个500fF记忆电容相连端接电源VDD；所述的记忆管采用宽长比为4∶3的PMOS管，它的源极S端与简单镜像电路的输出端相连，漏极D端与控制开光相连，栅极G端与一个500fF与50fF的相连端相接；所述的4个MOS管控制开关是两对由一个NMOS管和一个PMOS虚拟管构成的开关，其中NMOS管φ1和PMOS虚拟管构成的控制开关一端连接记忆管的栅极G端，另一端连接记忆管的漏极D端，NMOS管φ2和PMOS虚拟管构成的控制开关一端连接第二个500fF与50fF记忆电容的相接端，另一端连接记忆管的漏极D端；所述的SBDI前置输入级模块采用共享缓冲直接注入电路结构，由Mg0～Mg7八个共享MOS管和Mg8～Mg19十二个各像元单独使用的MOS管构成SBDI输入级模块的负反馈运放，所述的共享缓冲直接注入电路中的积分电容采用NW电容；读出集成电路的连接关系为：由SBDI前置输入级模块采集探测器电流信号，经连接通道I的电流镜像电路模块与背景抑制电路模块相连，并经通道II反馈至SBDI前置输入级模块的输入端；后续连接采样保持电路模块、单位增益输出级模块两个模块，对信号进行采样、保持、放大处理。时序控制电路模块直接与SBDI前置输入级模块、采样保持电路模块、单位增益输出级模块相连，通过控制总线直接控制这三个模块，并通过这三个模块间接控制背景抑制电路模块。...

【技术特征摘要】
2013.04.26 CN 201310150721.61.一种具有记忆功能背景抑制结构的读出集成电路，它由背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级模块和时序控制电路模块构成；其模块特征在于: 所述的背景抑制电路模块其结构包括简单镜像电路、3个记忆电容、记忆管和4个MOS管控制开关，其中所述的简单镜像电路有一对宽长比为2: I和1:1的NMOS管与一对宽长比为5: I和1:1的PMOS管构成；所述的3个记忆电容是500fF、50fF和500fF三个NW电容，它们首尾相连形成环状，二个500fF记忆电容相连端接电源VDD ;所述的记忆管采用宽长比为4: 3的PMOS管，它的源极S端与简单镜像电路的输出端相连，漏极D端与控制开光相连，栅极G端与一个500fF与50fF的相连端相接；所述的4个MOS管控制开关是两对由一个NMOS管和一个PMOS虚拟管构成的开关，其中NMO...

【专利技术属性】
技术研发人员：郝立超，丁瑞军，黄爱波，陈洪雷，张君玲，
申请(专利权)人：中国科学院上海技术物理研究所，
类型：新型
国别省市：上海;31