环形振荡器和半导体装置制造方法及图纸

提供了一种环形振荡器和半导体装置，该环形振荡器具有要环形连接的多个延迟电路。多个延迟电路中的至少一个具有形成在包括与SRAM单元的布局形状相同的布局形状的布局区域中的延迟元件、以及与延迟元件并联连接的路径电路。延迟元件响应于从多个延迟电路内的先前级中的延迟电路输入到延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号输出到多个延迟电路内的下一级中的延迟电路。路径电路响应于除该一个转变之外的转变而将输出信号输出到下一级中的延迟电路。

【技术实现步骤摘要】
环形振荡器和半导体装置
这里讨论的实施例涉及环形振荡器和半导体装置。
技术介绍
已知通过改变作为SRAM(静态随机存取存储器)单元的部件的晶体管等的阱的体电势或者字线的电势来调整SRAM单元的电特性，以便抑制其上安装了SRAM单元的半导体装置的制造变化的影响。可以通过使用电探针等测量当调整SRAM单元的电特性时所使用的晶体管的电特性(诸如导通电流和阈值电压)作为模拟信号。然而，在这样的测量中，测量了模拟信号，因此测量易受到各种测量噪声的攻击并且不容易以高精度执行测量。另一方面，已知使用环形振荡器来估计要安装在半导体装置上的各种元件的速度特性。环形振荡器通过将单个或多个非反相元件以及奇数个反相元件环形连接来形成。此外，已知具有形成逻辑电路的逻辑部分和由以阵列形式布置的多个SRAM单元形成的存储器部分的半导体装置。在这样的半导体装置中，基于相同的布局布线规则来布置逻辑部分中布置的晶体管的各种逻辑元件。另一方面，在许多情况下，基于与用在构成逻辑电路的逻辑部分中使用的晶体管不同的布局布线规则来布置存储器部分中布置的SRAM单元。由于SRAM单元一般具有六晶体管配置，因此采用使得布局间隔尽可能本文档来自技高网...

【技术保护点】
一种环形振荡器，包括要环形连接的多个延迟电路，其中，所述多个延迟电路中的至少一个包括形成在包括与静态随机存取存储器单元的布局形状相同的布局形状的布局区域中的延迟元件、以及与所述延迟元件并联连接的路径电路，所述延迟元件响应于从所述多个延迟电路内的先前级中的延迟电路输入到所述延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号输出到所述多个延迟电路内的下一级中的延迟电路，以及所述路径电路响应于除所述一个转变之外的转变，将输出信号输出到所述下一级中的延迟电路。

【技术特征摘要】
2013.01.31 JP 2013-0170801.一种环形振荡器，包括要环形连接的多个延迟电路和反相元件，其中，所述多个延迟电路中的至少一个包括形成在包括与静态随机存取存储器单元的布局形状相同的布局形状的布局区域中的延迟元件、以及与所述延迟元件并联连接的路径电路，所述延迟元件响应于从所述多个延迟电路内的先前级中的延迟电路输入到所述延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号直接输出到所述多个延迟电路内的下一级中的延迟电路的延迟元件和路径电路，形成所述静态随机存取存储器单元的元件基于其间隔比所述路径电路的间隔窄的布局布线规则而布置，以及所述路径电路响应于除所述一个转变之外的转变，将输出信号输出到所述下一级中的延迟电路。2.根据权利要求1所述的环形振荡器，其中，所述延迟元件和所述路径电路分别跨多个级串联连接，并且所述延迟元件和所述路径电路输出输入信号的反相信号作为输出信号。3.根据权利要求1所述的环形振荡器，其中，所述延迟元件包括nMOS晶体管和pMOS晶体管中的一个晶体管，其中，输入信号被输入到所述nMOS晶体管的栅极并且所述nMOS晶体管的源极接地，输入信号输入到所述pMOS晶体管的栅极并且所述pMOS晶体管的源极连接到电源。4.根据权利要求1所述的环形振荡器，其中，在所述静态随机存取存储器单元的布局区域中，布置了第一传送晶体管、第二传送晶体管、第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管，其中，所述第一上拉晶体管的栅极连接到所述第二传送晶体管的源极并且所述第一上拉晶体管的源极连接到电源，所述第一下拉晶体管的栅极连接到所述第二传送晶体管的源极，所述第一下拉晶体管的源极接地，并且所述第一下拉晶体管的漏极连接到所述第一传送晶体管的源极，所述第二上拉晶体管的栅极连接到所述第一上拉晶体管的漏极，所述第二上拉晶体管的源极连接到电源，并且所述第二上拉晶体管的漏极连接到所述第二传送晶体管的源极，所述第二下拉晶体管的栅极连接到所述第一上拉晶体管的漏极，所述第二下拉晶体管的源极接地，并且所述第二下拉晶体管的漏极连...

【专利技术属性】
技术研发人员：森胁真一，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP