双主控控制器及电子系统技术方案

本实用新型专利技术公开了一种双主控控制器，包括多个JTAG数据寄存器，多个JTAG数据寄存器包括存储指示标准JTAG或者处理器控制操作模式的信息的控制器模式寄存器。JTAG TAP控制器通过标准测试访问端口接收控制信号，并且处理器控制器通过外部处理器总线接收处理器控制信号。选择复用器响应于JTAG模式选择信号输出在标准JTAG访问端口或者外部处理器总线上的信号。逻辑电路响应于强制JTAG信号有效或者在控制器模式寄存器中的信息指示标准JTAG模式来激活JTAG模式选择信号，并且响应于强制JTAG信号被去激活或者在控制器模式寄存器中的信息指示处理器控制器模式来去激活JTAG模式选择信号。指令解码器和复用器电路施加来自选择复用器的控制信号以控制JTAG数据寄存器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
双主控控制器及电子系统
本公开内容总体涉及测试系统，并且更具体地，涉及一种用于集成电路的联合测试行动组(JTAG)测试电路装置，该JTAG测试电路装置包括两个主控控制器，以允许测试电路装置符合JTAG或者IEEE1149.1标准而同时为用户提供用于控制测试电路装置以执行希望的定制的测试的灵活性。
技术介绍
测试在印刷电路板(PCB)上装配的集成电路器件已经变得更困难，因为这样的器件的密度已经增加而在其上装配器件的印刷电路板的尺寸已经减少。装配技术(诸如表面装配器件)也已经使测试器件和包含器件的印刷电路板更困难。因此，现代集成电路器件通常包括内部测试电路装置以允许测试在印刷电路板上装配的器件。更具体而言，现代集成电路器件通常包括符合联合测试行动组(JTAG)或者IEEE1149.1标准的测试电路装置，从而允许包含器件的印刷电路板和器件本身更容易根据标准化的协议来测试，这些协议是作为这一广泛采用的标准的部分。如本领域技术人员将理解的那样，JTAG标准利用边界扫描架构，该边界扫描架构使JTAG测试电路装置能够设置和读取在印刷电路板上包含的集成电路器件的引脚上的信号的值，而无需直接物理访问那些引脚。JTAG测试电路装置包括称为测试访问端口(TAP)的接口和TAP控制器，该TAP控制器响应于在接口上提供的信号来操作以控制指令和数据寄存器，以由此测试包含JTAG测试电路装置的集成电路器件的核心逻辑电路装置和互连。制造商可以包括定制的测试电路装置作为在它们的集成电路器件中包含的JTAG测试电路装置的部分，以便允许对它们的器件的核心逻辑电路装置和互连完成各种类型的定制测试。然而在包括这样的定制的测试电路装置时，JTAG测试电路装置必须仍然包括用于符合JTAG标准的某些结构和功能。因此，在这些情形中，JTAG测试电路装置必须符合标准而同时执行希望的定制的测试功能，这可能不合需要地使测试电路装置变复杂并且增加测试电路装置在集成电路器件上占用的面积。需要一种符合JTAG标准而同时提供希望的定制的测试功能的改进的JTAG测试电路装置。
技术实现思路
本公开的目的是提供一种符合JTAG标准而同时提供希望的定制的测试功能的改进的JTAG测试电路装置。根据本公开的一个方面，提供一种双主控控制器，包括:多个JTAG数据寄存器，包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式；JTAG TAP控制器，适于通过标准测试访问端口接收控制信号；处理器控制器，适于通过外部处理器总线接收处理器控制信号；选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAG TAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号；逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号；指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。优选地，所述处理器控制器包括状态机。优选地，还包括:字节序电路，可操作用于改变从所述指令解码器和复用器电路输出的读取数据的字节序。优选地，所述控制器模式寄存器存储重置位和模式位。优选地，所述处理器控制器包括:状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号；串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。优选地，还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。优选地，还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。优选地，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。优选地，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。优选地，所述指令解码器和复用器电路还包括:JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码。优选地，所述指令解码器和复用器电路还包括:处理器解码电路，可操作用于对所述选择复用器提供的来自所述外部处理器总线的信号解码。根据本公开的另一方面，提供一种电子系统，包括:核心逻辑电路装置；多个JTAG数据寄存器，耦合到所述核心逻辑电路装置，所述JTAG数据寄存器包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式；双主控控制器，包括:JTAG TAP控制器，适于通过标准测试访问端口接收控制信号；处理器控制器，适于通过外部处理器总线接收处理器控制信号；选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAG TAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号；逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号；指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。优选地，所述核心逻辑包括微处理器。优选地，所述控制器模式寄存器存储重置位和模式位。优选地，所述处理器控制器包括:状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号；串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信本文档来自技高网...

【技术保护点】
一种双主控控制器，其特征在于，包括：多个JTAG数据寄存器，包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式；JTAG TAP控制器，适于通过标准测试访问端口接收控制信号；处理器控制器，适于通过外部处理器总线接收处理器控制信号；选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAG TAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号；逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号；指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。...

【技术特征摘要】
2013.03.28 US 13/852,2231.一种双主控控制器，其特征在于，包括: 多个JTAG数据寄存器，包括可操作用于存储信息的控制器模式寄存器，所述信息指示标准JTAG操作模式或者处理器控制操作模式； JTAG TAP控制器，适于通过标准测试访问端口接收控制信号； 处理器控制器，适于通过外部处理器总线接收处理器控制信号； 选择复用器，耦合到所述标准访问端口和所述外部处理器总线并且耦合到所述JTAGTAP控制器和所述处理器控制器，所述选择复用器可操作用于响应于JTAG模式选择信号输出在所述标准JTAG访问端口或者所述外部处理器总线上的信号； 逻辑电路，耦合到所述控制器模式寄存器并且耦合到所述选择复用器，并且适于接收强制JTAG信号，所述逻辑电路可操作用于响应于所述强制JTAG信号有效或者所述控制器模式寄存器中的所述信息指示所述标准JTAG操作模式，来激活所述JTAG模式选择信号，并且可操作用于响应于所述强制JTAG信号无效或者所述控制器模式寄存器中的所述信息指示所述处理器控制器操作模式，来去激活所述JTAG模式选择信号； 指令解码器和复用器电路，耦合到所述选择复用器和所述JTAG TAP控制器，并且耦合到所述标准测试访问端口和所述数据寄存器，所述指令解码器和复用器电路可操作用于施加来自所述选择复用器的控制信号以控制所述JTAG数据寄存器。2.根据权利要求1所述的双主控控制器，其特征在于，所述处理器控制器包括状态机。3.根据权利要求1所述的双主控控制器，其特征在于，还包括:字节序电路，可操作用于改变从所述指令解码器和复用器电路输出的读取数据的字节序。4.根据权利要求1所述的双主控控制器，其特征在于，所述控制器模式寄存器存储重置位和模式位。5.根据权利要求1所述的双主控控制器，其特征在于，所述处理器控制器包括: 状态机，适于耦合到所述外部处理器总线的命令总线部分并且可操作用于响应于在所述命令总线部分上的命令信号生成用于控制所述数据寄存器的控制信号； 串行化器，适于耦合到所述外部处理器总线的写入总线部分并且可操作用于响应于所述控制信号向所述数据寄存器提供在所述写入总线部分上施加的写入测试数据；以及 并行化器，适于耦合到所述外部处理器总线的读取总线部分并且可操作用于响应于所述控制信号在所述读取总线部分上提供来自所述数据寄存器的读取测试数据。6.根据权利要求5所述的双主控控制器，其特征在于，还包括:字节序电路，耦合于所述并行化器与所述读取总线部分之间，并且可操作用于响应于来自所述状态机的所述控制信号改变在所述读取总线部分上施加的读取测试数据的字节序。7.根据权利要求6所述的双主控控制器，其特征在于，还包括耦合于所述数据寄存器与所述并行化器之间的输出复用器。8.根据权利要求1所述的双主控控制器，其特征在于，所述多个JTAG数据寄存器还包括位扫描寄存器、标识寄存器、旁路寄存器和附加用户数据寄存器。9.根据权利要求8所述的双主控控制器，其特征在于，所述位扫描寄存器、标识寄存器、旁路寄存器和控制器模式寄存器仅由所述JTAG TAP控制器控制。10.根据权利要求8所述的双主控控制器，其特征在于，所述指令解码器和复用器电路还包括:JTAG TAP控制器解码电路，可操作用于对所述选择复用器提供的来自所述标准测试访问端口的信号解码。11.根据权利要求10所述的双主控控制器，其特征在于，所述指令解码器和复用器...

【专利技术属性】
技术研发人员：M·布拉姆比拉，U·拉科尔，C·奥兹德米尔，
申请(专利权)人：意法半导体公司，
类型：新型
国别省市：美国;US