双指令多浮点操作数加/减运算控制器制造技术

一种双指令多浮点操作数加/减运算控制器，包括命令字及其多操作数写时序控制模块、操作数存储器、存储器读时序控制模块、存储器数据空标志控制器和运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条多浮点操作数加/减运算指令，其中，一条指令执行，另一条指令待执行；或一条指令执行，另一条指令写入；或一条指令写入，同时被读出执行；指令写入过程中，内部产生与系统WR同步的写时序脉冲序列，控制命令的写入和操作数的存储；命令执行过程中，内部产生与系统Clock同步的读时序脉冲序列，控制操作数的读出，自主完成所有的加/减运算，不受系统控制；系统能够读出每次运算的中间结果和运算的最终结果。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种双指令多浮点操作数加/减运算控制器，其特征在于：该控制器包括操作数存储器（Ⅰ）、命令字及其多操作数写时序控制模块（Ⅱ）、存储器读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）；所述操作数存储器（Ⅰ）与命令字及其多操作数写时序控制模块（Ⅱ）、存储器读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅴ）连接；所述命令字及其多操作数写时序控制模块（Ⅱ）还与存储器读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）连接；所述存储器读时序控制模块（Ⅲ）还与存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）连接；所述操作数存储器（Ⅰ）为双端口存储器，一个只写端口，一个只读端口，用于储存浮点操作数，以下称为操作数；所述操作数存储器（Ⅰ）分为存储器1和存储器2两个存储区域；所述命令字及其多操作数写时序控制模块（Ⅱ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为26个；所述存储器读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成多浮点操作数从操作数存储器（Ⅰ）中读出，不需要占用系统总线；所述存储器读时序控制模块（Ⅲ）依据存储器数据空标志控制器（Ⅳ）的空标志状态读出操作，有下面4种工作状态：1）所述存储器数据空标志控制器（Ⅳ）无存储器1空、存储器2空的标志输出，表明一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；2）所述存储器数据空标志控制器（Ⅳ）输出任何一个存储器空的标志，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；3）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，停止存储器读时序控制模块（Ⅲ）的工作，向系统发送写指令允许信号；4）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，且命令字及其多操作数写时序控制模块（Ⅱ）再次被系统选中写入命令字；所述运算与输出控制模块（Ⅴ）根据操作数类型，对参与运算的第1个操作数进行选通控制，选通配置参与加/减运算的操作数1是来自运算结果还是从操作数存储器（Ⅰ）读出的第1个操作数；运算与输出控制模块（Ⅴ）根据运算符确定进行加法还是减法运算，运算中间结果在存储器读时序控制模块（Ⅲ）发出的结果锁存信号作用下锁存运算结果，并判断运算结果是否异常，如果出现异常，向系统发出IRQ信号，停止存储器读时序控制模块（Ⅲ）的工作；当系统需要读出运算结果时，在系统RD信号的作用下能够读出中间运算结果和命令执行的最终运算结果。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李克俭，蔡启仲，孙培燕，徐晓宇，王鸣桃，
申请(专利权)人：广西科技大学，
类型：新型
国别省市：广西;45