一种适用于低功耗容错电路的FIR滤波器结构制造技术

本发明专利技术属于低功耗集成电路技术领域，具体为一种适用于低功耗容错电路的FIR滤波器结构。该FIR滤波器结构主要由转码逻辑、乘加器和残余位传播链构成，转码逻辑负责在二进制补码和符号—幅值表示的二进制数之间进行转换，乘加器则主要由符号处理单元、华莱士树、最后一级加法器和求幅值逻辑构成，该乘加器产生一位残余位，将该残余位单独传播，并在最后一级相加，可以减小关键路径。本发明专利技术具有结构简单、面积开销小、关键路径激活概率低等特点，特别适合应用于基于VOS技术的低功耗容错型数字信号处理系统中。

【技术实现步骤摘要】
一种适用于低功耗容错电路的FIR滤波器结构
本专利技术属于低功耗集成电路
，具体涉及一种适用于低功耗容错电路的FIR滤波器结构。
技术介绍
随着移动设备、便携式电子、通信及其他消费电子产品市场的快速发展，在很多应用领域，降低功耗已经成为数字系统设计的一个最为重要的问题。而低功耗的市场需求促使了很多低功耗技术的产生，目前业界常用的低功耗技术有门控时钟、门控电压以及多电压域设计等等。近年来研究人员提出了电压过缩放技术（VOS:VoltageOverScaling），其原理是人为地降低电压来降低功耗，同时由于电压降低引起关键路径出现时序违例，此时再通过加入容错电路技术进行纠错；最终，电路系统会以一定信噪比的牺牲换来功耗的大大降低。VOS技术思想的关键在于某些电路系统中关键路径的激活概率很低，而功耗与电压的二次方成正比，因此只要加入适当的容错技术，降低电压带来的功耗收益可以远远超过所带来的性能损害。传统运算部件通常采用有符号二进制补码形式，而有符号运算有一个特点，如果操作数频繁在0上下波动，那么电路的关键路径就会被频繁激活，因此传统的运算单元并不满足VOS关于关键路径激活概率的要求，所以不适合应用于基于VOS的低功耗应用中。另一方面，滤波器作为数字信号处理系统中最基本最常用的运算单元之一，其功耗往往占据了整个系统很大比重，为了将VOS技术应用于FIR滤波器，本专利技术提出了一种采用符号—幅值表示法进行运算的电路结构，符号和幅值分别进行计算。其优点在于结构简单、面积开销小、关键路径激活概率低，特别适合应用于基于VOS技术的低功耗容错电路系统中。
技术实现思路
本专利技术的目的在于提供一种适用于低功耗容错电路的FIR滤波器结构，以降低滤波器电路中关键路径激活概率，应用在VOS容错电路系统中，可以降低出错率，允许供电电压进一步降低，最终实现低功耗。本专利技术提出的适用于低功耗容错电路的FIR滤波器结构，其整体框图如图1所示，该滤波器采用普通转置型结构，主要由两个转码逻辑单元、乘加器和残余位传播链构成，两个转码逻辑单元分别存在于滤波器的输入端和输出端，其中输入端负责将二进制补码转为符号—幅值表示的二进制数，而输出端则刚好相反；该结构中的乘加器不同于普通乘加器之处在于操作数和运算结果都用符号—幅值格式表示，由乘加器产生的一位残余位由专门的残余位传播链进行传播，可以减小关键路径长度。图2给出了本专利技术中的两个转码逻辑的结构图，转码逻辑主要由异或门和一个加法器构成，可以完成N位二进制补码和N+1位符号—幅值表示的二进制数之间的转换，其转换条件是该二进制数要在原补码的表示范围之内。本专利技术中乘加器的具体结构如图3所示，可以看到该乘加器与普通乘加器的显著不同之处在于，符号计算与数学运算分开处理。该乘加器主要由符号处理逻辑单元、华莱士压缩树、加法器和求幅值逻辑构成。符号处理单元根据三个操作数的符号以及数学运算结果的最高位得到最终输出的符号。华莱士压缩树和加法器用来计算mag(A)*mag(B)±mag(C)，如果A*B和C符号相同（S=0）则计算mag(A)*mag(B)+mag(C)，反之（S=1）计算mag(A)*mag(B)-mag(C)。由于要进行减法运算，因此要将C转换成补码，其方法是当S=1时先对C取反并加1，加1的操作是在华莱士树中完成的，如果S=0，则C保持原样送到华莱士压缩树中。因为最后一级加法器输出的是补码，因此要将其转换为幅值，方法为：如果最高位（MSB）为1，则取反加1，如果最高位（MSB）为0，则保持不变。图3中“求幅值逻辑”并没有进行加法操作，而是将最高位作为残余位输出，并进行传播，在滤波器的最后才一同加起来，采取这种方法可以减小关键路径。另一方面为了减小华莱士压缩树的规模，滤波器系数事先经过CSD（canonicalsigneddigit）编码，可以大大减少华莱士树中部分积的个数，CSD编码的思想在于：“111…1”(连续1形式的二进制数)可以表示成“1000…”,其中代表-1，很明显可以减少非零位的个数，而非零位的个数代表硬件的开销，因此可以大大减小电路面积和功耗。传统计算机和数字信号处理系统中的运算部件通常采用有符号补码形式，而有符号补码运算有一个特点，如果操作数频繁在0上下波动，那么电路的关键路径就会被频繁激活。本专利技术的有益效果在于，所提供的适用于低功耗容错电路的FIR滤波器结构，其内部采用了符号—幅值表示方法进行乘加的运算，符号位和幅值分别计算，因此关键路径的激活概率低于普通二进制补码运算，更适合应用于基于VOS的低功耗容错电路系统中。另外CSD编码的使用减小了电路面积和功耗，而残余位的单独传播又可以减小电路的关键路径，从而允许电压和功耗更进一步的降低。附图说明图1为本专利技术FIR滤波器结构整体图示。图2为本专利技术中转码逻辑结构图示。图3为本专利技术中乘加器结构图示。图4为本专利技术中8位CSD乘法运意图示。图5为本专利技术中CSD乘法推导图示。图6为本专利技术中CSD乘法举例。图7为本专利技术中乘加器运算示意图。具体实施方式如图1所示，首先在滤波器的输入端加入转码逻辑单元，将二进制补码（N位）转换成符号—幅值表示形式（N+1位），然后将转码后的二进制数输入到每个乘加器中，并且在乘加内部，符号和幅值分别进行计算，其结构如图3所示，乘加器内部在计算幅值的时候需要加上一位残余位，为了减小关键路径长度，本专利技术将其单独传播，并在最后输出时才一起相加。滤波器的输出端同样有一个转码逻辑单元，负责将符号—幅值表示的二进制数转为二进制补码，转码逻辑的结构如图2所示。为了减小乘加器的面积和功耗开销，本专利技术采用了基于CSD编码的乘加结构，CSD二进制数与普通二进制数的区别在于，数位由{1,0,-1}表示，而普通二进制数由{0,1}表示。CSD编码的思想在于：“111…1”(连续1形式的二进制数)可以表示成“1000…”，其中代表-1，可以大大减少二进制数中非零位的个数，而非零位个数代表了硬件开销，因此可以有效减少面积和功耗。图4给出了8位CSD乘法运算示意图，首先对乘数进行CSD编码，（被乘数不需要CSD编码），然后按位根据乘数位的值（1,0或-1）确定部分积和扩展位，最后将所有的部分积相加即可得到16位的乘积。图5给出了CSD乘法运算的推导过程，首先利用等式：对部分积进行扩展，然后消去图5中左边阴影中的1即可得到图4的结果。图6给出了一个8位CSD乘法的例子，假设此时乘数为“01110111”，则CSD编码后，乘数变为“1000(-1)00(-1)”，从图中可以直观的看出，部分积由6个变为3个，大大减小了硬件开销，从而降低了面积和功耗，因而在该滤波器结构中，滤波器的系数事先都要进行CSD编码。在以上分析基础上，为了实现乘加运算，只需要再添加一个“部分积”即可。仍以8位运算为例，图7给出了A*B±C的运算示意图，图中方形阴影代表C，S代表进行加法还是减法。结合图7和图3所示，将所有部分积转换成倒三角形，然后利用华莱士树结构进行压缩，压缩后输出两个最终部分积，经过最后一级加法器可得最后结果。由于加法器得到结果是补码形式，因此需要转换成幅值形式，只需要将最高位与其余位进行异或然后加上最高位即可，在本结构中为了减小关键路径，没有立即相加，而是将本文档来自技高网...

【技术保护点】
一种适用于低功耗容错电路的FIR滤波器结构，其特征在于：由两个转码逻辑单元、乘加器和残余位传播链构成，两个转码逻辑单元分别存在于滤波器的输入端和输出端，其中输入端负责将二进制补码转为符号—幅值表示的二进制数，而输出端则刚好相反；乘加器采用操作数和运算结果都用符号—幅值格式表示，由乘加器的产生一位残余位由专门的残余位传播链进行传播。

【技术特征摘要】
1.一种适用于低功耗容错电路的FIR滤波器结构，其特征在于：由两个转码逻辑单元、乘加器和残余位传播链构成，两个转码逻辑单元分别存在于滤波器的输入端和输出端，其中输入端负责将二进制补码转为符号—幅值表示的二进制数，而输出端则刚好相反；乘加器采用操作数和运算结果都用符号—幅值格式表示，由乘加器的产生一位残余位由专门的残余位传播链进行传播；转码逻辑主要由异或门和一个加法器构成，完成N位二进制补码和N+1位符号—幅值表示的二进制数之间的转换，其转换条件是该二进制数要在原补码的表示范围之内。2.根据权利要求1所述的适用于低功耗容错电路的FIR滤波器结构，其特征在于：乘加器中符号和幅值分别进行运算，其结构由符号处理单元、华莱士树、最后一级加法器和求幅值逻辑构成；...

【专利技术属性】
技术研发人员：韩军，陈梦远，张益成，曾晓洋，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31