半导体装置。本发明专利技术提供ESD耐量高的半导体装置。第一过孔（16）用于使焊盘（22）与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘（22）下方，仅在矩形环状的中间层金属膜（17）的一边和与该一边相对的另一边设置有该第一过孔（16）。即，用于与漏极电连接的所有第一过孔（16）大致存在于焊盘（22）的正下方。由此，对焊盘（22）施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，半导体装置的ESD耐量变高。
【技术实现步骤摘要】
【专利摘要】半导体装置。本专利技术提供ESD耐量高的半导体装置。第一过孔（16）用于使焊盘（22）与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘（22）下方，仅在矩形环状的中间层金属膜（17）的一边和与该一边相对的另一边设置有该第一过孔（16）。即，用于与漏极电连接的所有第一过孔（16）大致存在于焊盘（22）的正下方。由此，对焊盘（22）施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，半导体装置的ESD耐量变高。【专利说明】半导体装置
本专利技术涉及在焊盘下方具有NMOS晶体管的半导体装置。
技术介绍
被称为IC或者半导体芯片的半导体装置为了与其它元件或其它半导体装置电连接，具有作为外部连接用电极的焊盘。在该焊盘附近通常设置有保护半导体装置的内部电路免受ESD (静电放电)影响的ESD保护电路。在ESD保护电路中大多使用多指型的NMOS晶体管。此时，该NMOS晶体管的栅电极、源极、背栅与接地端子连接，漏极与焊盘连接。这里，在采用多指型的NMOS晶体管的ESD保护电路中，通过尝试各种方法，各个沟道统一地进行动作，半导体装置的ESD耐量变高。具体地说，例如在专利文献I的技术中，适当控制ESD保护电路的NMOS晶体管的自对准硅化物(SALICIDE)金属膜与栅电极的距离。在专利文献2的技术中，适当控制源极的触点数。在专利文献3的技术中，适当控制沟道长度的大小。所有的技术都是对NMOS晶体管的布局进行详细规定的技术。专利文献1:日本特开2011-210904号公报专利文献2:日本特开2010-219504号公报专利文献3:日本特开2007-116049号公报但是，ESD的浪涌电流是极大且瞬间的电流。因此，根据该浪涌电流来规定NMOS晶体管的布局是非常困难的。相反，对ESD耐量对于NMOS晶体管布局的依赖性进行定量化，实际上也几乎是不可能的。
技术实现思路
本专利技术是鉴于上述课题而完成的，提供无需规定多指型的用于ESD保护的NMOS晶体管的布局尺寸就能提高ESD耐量的半导体装置。本专利技术为了解决上述课题，提供如下的半导体装置，该半导体装置在焊盘下方具有NMOS晶体管，其特征是，该半导体装置具备:上述NMOS晶体管，其交替地具有源极以及漏极的区域，在上述源极与上述漏极之间的沟道上方具有栅电极，上述沟道的数量是偶数；下层金属膜，其用于与上述漏极电连接；中间层金属膜，其是矩形环状，在上述焊盘下方具有开口部；第一过孔，其使上述下层金属膜与上述中间层金属膜电连接，用于与上述漏极电连接；上层金属膜，其在与上述开口部大致一致的焊盘开口部露出上述焊盘；以及保护膜，其具有上述焊盘开口部，仅在上述中间层金属膜的一边和与上述一边相对的另一边设置有上述第一过孔。专利技术的效果第一过孔用于使焊盘与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘下方，仅在矩形环状的中间层金属膜的一边和与该一边相对的另一边设置有该第一过孔。即，用于与漏极电连接的所有第一过孔大致对称地位于焊盘的正下方。由此，对焊盘施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，能够提高半导体装置的ESD耐量。【专利附图】【附图说明】图1是示出半导体装置的焊盘构造的俯视图，(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。图2是示出半导体装置的焊盘构造的俯视图，(A)示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，(B)示出第二过孔、上层金属膜和焊盘开口部。图3是示出半导体装置的焊盘下方的ESD保护电路的电路图。图4是示出半导体装置的焊盘构造的俯视图。图5是示出半导体装置的焊盘构造的俯视图。标号说明IOP型扩散区域；12N型扩散区域；13栅电极；14触点；15下层金属膜；16第一过孔(via) ; 17中间层金属膜；18第二过孔；19上层金属膜；21NM0S晶体管；22焊盘；23焊盘开口部。【具体实施方式】以下，参照附图来说明本专利技术的第一实施方式。首先，使用图1和图2来说明半导体装置的焊盘构造。图1是示出半导体装置的焊盘构造的俯视图，(A)示出扩散区域、栅电极、触点和焊盘开口部，(B)示出扩散区域、下层金属膜和焊盘开口部。图2是示出与图1相同的半导体装置的焊盘构造的俯视图，(A)示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，(B)示出第二过孔、上层金属膜和焊盘开口部。如图1 (A)所示，设置用于固定衬底电位的P型扩散区域10、以及源极和漏极的N型扩散区域12，在源极和漏极的N型扩散区域12之间设置栅电极13，构成NMOS晶体管21。NMOS晶体管21为多指型。该NMOS晶体管21被用于固定衬底电位的P型扩散区域10包围，交替地具有源极以及漏极的N型扩散区域12，在图中，栅电极13在作为上下端的栅极宽度方向的两端相互连接。这里，沟道的数量是偶数，具有成为源极的N型扩散区域12，作为栅极长度方向上的两端的扩散区域。这样，NMOS晶体管21的漏极在图中始终被栅电极13左右相夹，所以成为左右对称的构造，在NMOS晶体管21的各个晶体管中，ESD的浪涌的电流以各个漏极为中心在图中左右对称地从漏极向源极流动。NMOS晶体管21的栅电极13、源极、P型扩散区域10与接地端子连接，被施加接地电压VSS。在源极以及漏极的N型扩散区域12上设置触点14，经由触点14使漏极与下层金属膜15电连接。图1 (B)示出用于与漏极进行电连接的下层金属膜15的配置。漏极最终与焊盘连接。另外，下层金属膜15将栅电极、源极、P型扩散区域10与接地端子连接。在该图中，“S”表示源极，“D”表示漏极。利用抗蚀掩模的开口部11来规定注入用于形成N型扩散区域12的杂质的区域。如图2 (A)所示，在下层金属膜15上方配置具有矩形环状的在后面形成的焊盘22下方具有开口部的中间层金属膜17。此外，在图中描绘成中间层金属膜17是透明的、并且能看到位于下方的下层金属膜15。在下层金属膜15与中间层金属膜17之间配置有第一过孔16。第一过孔16使下层金属膜15与中间层金属膜17电连接。中间层金属膜17经由下层金属膜15与漏极电连接。仅在中间层金属膜17的沟道宽度方向的一边和与该一边相对的另一边配置有第一过孔16。通过这样地配置第一过孔，能够使包含NMOS晶体管的具备焊盘的半导体装置的全部构成要素关于NMOS晶体管的沟道宽度方向的中央的直线具有对称性。在此例中，中央的直线为通过中央的漏极中心的直线。此外，中间层金属膜17是矩形环状，在焊盘22下方不存在中间层金属膜17，所以存在连续的厚绝缘膜。这样，当对作为外部连接用电极的焊盘22进行线结合时，即使由于线结合的冲击而在焊盘22下方的方向上产生应力，该应力也被厚绝缘膜吸收，绝缘膜不易产生裂纹。另外，在探测时，探针卡的探针与焊盘22接触，即使由于该接触而产生冲击，绝缘膜也不易产生裂纹。如图2 (B)所示，在中间层金属膜17上设置第二过孔18，并在其上配置作为焊盘的上层金属膜19。第二过孔18使中间层金属膜17与上层金属膜19电连接。在上层金属膜19的表面设置具有与中间层金属膜17的开口部大致一致的焊本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小山威，广濑嘉胤，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。