本发明揭示一种用于在处理系统中经由总线进行通信的处理系统及方法。所述处理系统包含接收装置、具有第一、第二及第三信道的总线及发送装置，所述发送装置经配置以在所述第一信道上寻址所述接收装置，并在所述第二信道上从所述接收装置读取有效负载，所述...

本发明提供保护媒体内容的分布的方法、装置、设备、计算机可读媒体和处理器。对媒体内容进行加密，且相关联密码机制被存储并可远程地在联网数据库处存取或可内部地在数据存储装置存储器内存取。通过使所述密码机制与数据存储装置标识以及视需要计算装置标...

本发明揭示一种处理系统和用于在总线上在处理系统中通信的方法。所述处理系统包括接收装置、具有第一、第二和第三信道的总线以及发送装置，所述发送装置经配置以在所述第一信道上寻址所述接收装置且在所述第二信道上读取来自所述接收装置的有效负载，所述...

响应于过程返回地址错误预测的错误而修复处理器中的链栈。在一个实例中，通过检测从所述链栈中检索到的过程返回地址值中的错误以及响应于检测到所述错误而跳过当前为了从所述链栈中检索而排队的过程返回地址值，来修复用于处理器中的链栈。在一个或一个以...

本发明揭示一种用于用具有给定精度的浮点处理器来执行浮点运算的方法和设备。为对一个或一个以上浮点数字进行所述浮点运算选择次精度。所述次精度的选择针对所述一个或一个以上浮点数字中的每一者产生一个或一个以上过剩位。可从所述浮点处理器中另外将用...

本发明针对弱有序处理系统和在弱有序处理系统中执行存储器屏障的方法。所述处理系统包含存储器和经配置以向所述存储器发出包含存储器屏障的存储器存取请求的主装置。所述处理系统还包含经配置以向所述主装置提供对所述存储器的存取的从属装置，所述从属装...

提供一种在功率降级之后对处理器执行调试操作的方法。在所述处理器的执行模式期间检测所述处理器的闲置状态。确定所述闲置状态与功率降级事件相关联。在所述执行模式期间，通过在所述处理器内加载调试寄存器来恢复所述处理器的调试状态。

响应于与循环相关联的条件分支指令的性质（例如指示所述分支是循环结束分支的性质），维持所述循环的迭代数目的计数，且将指示所述循环迭代计数的多位值存储于分支历史寄存器（ＢＨＲ）中。在一个实施例中，所述多位值可包括实际的循环计数，在此情况下，...

本发明揭示一种具有单向旋转器的处理器，所述单向旋转器经配置以在一个方向上移位或旋转数据。所述处理器还包含具有逻辑的控制单元，所述逻辑经配置以修改由相反方向上的基于寄存器的移位或旋转指令指定的移位值，所述经修改的移位值可由所述旋转器用来在...

一种在设备上自动地处理组件的方法，该方法包括：　接收与动作列表有关的版本标识符；　确定所述版本标识符不同于存储的版本标识符；　接收所述动作列表；　分析所述动作列表，以获得组件标识符和关联的动作；以及　执行由所述 ...

一种传感器接口具备若干传感器输入和若干客户端输入。所述客户端输入经配置以接收来自若干客户端的若干数据请求。所述若干数据请求包含指定将要返回的特定类型的数据，而不识别在获取所述特定类型的数据的过程中将要使用的特定物理传感器的至少一个数据请...

本发明揭示一种具有经虚拟标记的指令高速缓存器的指令高速缓存器系统，从软件程序的角度来看，所述经虚拟标记的指令高速缓存器操作起来就好像其是经物理标记的指令高速缓存器。所述指令高速缓存器系统还包括响应于地址转换无效指令的地址转换装置及控制逻...

本发明提供一种具有无线通信能力的计算机装置和一种具有一驻留应用程序环境的计算机平台，所述驻留应用程序环境用于越过无线网络用一例如验证一证书的存在的用于在所述平台处下载并执行应用程序的预定义安全协议，将应用程序选择性地下载到所述平台。下载...

本文中所公开的是用于将数据串行化和反串行化的与平台及设备无关的系统和方法。一种将存储在数据结构中的数据串行化的方法包括生成代表与该数据结构的存储器布局有关的信息的数据结构描述符并且基于该数据结构描述符将存储着的数据串行化。该数据结构描述...

通用阵列处理技术包括处理方法和设备。处理器可包括设计成具有诸如乘法器、多路复用器、及ＡＬＵ等可重用计算组件的并行处理路径。通过各路径的数据流向和所执行的运算可基于操作码来控制。处理器可被共享、缩放、和配置成执行矩阵运算。尤其，如此运算对...

单个ＵＳＢ中断端点可被ＵＳＢ设备中两个不同的活跃逻辑设备使用。如果第一逻辑设备要中断ＵＳＢ主机，则第一逻辑设备将通知写入该端点。该通知携带标识第一设备对象的数字。然而，如果第二逻辑设备要中断该主机，则第二逻辑设备将通知写入该端点，但是该...

可变指令长度处理器中的预解码器指示与指令一起存储在指令高速缓冲存储器中的预解码位中的指令的性质。当定义了与一个长度指令相关联的预解码位的所有编码时，可通过以下方式来指示所述长度的指令的性质：更改所述指令以模拟不同长度的指令；以及在与所述...

一种包括在处理器中的精度受控的迭代算术逻辑单元（ＩＡＬＵ）产生亚精度结果，即，具有小于全精度的位精度的结果。在一实施例中，所述精度受控的ＩＡＬＵ包含算术逻辑电路和精度控制电路。所述算术逻辑电路经配置而以迭代方式处理第一位精度的运算数以获...

一种指令高速缓存器控制器使用补充存储器来存储对应于高速缓存器边界位置的经高速缓存的指令数据的冗余副本，且借此启用随后对跨越所述边界位置的指令的单个高速缓存存取检索。在一个或一个以上实施例中，所述高速缓存器控制器将边界后位置的指令数据复制...

在反规范支持模式中，使用浮点加法器的规范化电路来规范化或反规范化浮点乘法器的输出。以推测方式将每一浮点乘法指令转换为乘法－加法指令，其中加数被迫零。此保留乘积的值，同时使用所述浮点加法器的规范化电路规范化或反规范化所述乘积。如果所述操作...