用于硅衬底上的III‑V族氮化物层的梯度氮化铝镓和超晶格缓冲层制造技术

本发明专利技术涉及集成电路以及用于制造集成电路的方法。集成电路包括晶格匹配结构。晶格匹配结构可以包括第一缓冲区、第二缓冲区和由AlxGa1‑xN/AlyGa1‑yN层对形成的超晶格结构。本发明专利技术提供了用于硅衬底上的III‑V族氮化物层的梯度氮化铝镓和超晶格缓冲层。

【技术实现步骤摘要】
用于硅衬底上的111-V族氮化物层的梯度氮化铝镓和超晶格缓冲层
本专利技术涉及集成电路以及用于制造集成电路的方法，具体而言，涉及在晶格匹配结构及其制造方法。
技术介绍
在硅衬底上难以沉积氮化镓(GaN)膜，因为两种材料之间具有大的热膨胀系数不匹配。大多数沉积技术涉及沉积具有与衬底和GaN显著不同的组成的缓冲层或应力释放层。这些技术产生在室温下处于拉伸应力下的GaN膜。拉伸应力倾向于在GaN中形成宏观裂纹，其对在GaN上制造的器件产生不利的影响。
技术实现思路
为了解决上述技术问题，一方面，本专利技术提供了一种集成电路，包括:硅衬底，具有第一晶格结构；ΠΙ族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括:第一缓冲区；第二缓冲区；以及超晶格结构，包括AlxGahNAlyGahN重复层对。在所述的集成电路中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一 AlN层和形成的厚度为约50nm至约200nm的第二氮化招层。在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGapxN层。在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGapxN层，其中，X从第一梯度AlxGahN层到后续的梯度AlxGahN层不断降低。在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGapxN层，其中，所述多个梯度AlxGahN层包括三个层。在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGapxN层，其中，所述多个梯度AlxGahN层包括三个层，其中，在第一层中X为约0.9至约0.7，在第二层中X为约0.4至约0.6，而在第三层中X为约0.15至约0.2。在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGapxN层，其中，在第一层中X为约0.9至约0.7，在第二层中X为约0.4至约0.6，而在第三层中X为约0.15至约0.2,其中，所述第一层的厚度为约50nm至约200nm,所述第二层的厚度为约150nm至约250nm,而所述第三层的厚度为约350nm至约600nm。在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGahNAlyGapyN层对。[0011 ] 在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGahNAlyGapyN层对，其中，X和I在层对之间保持不变。在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGahNAlyGapyN层对，其中，X和y在层对之间保持不变，其中，所述AlxGahNAlyGahN层对中的AlxGa1J层的X为约0.8至约1.0,而所述AlxGanNAlyGahN层对中的AlyGa^N层的y为约0.1至约0.3。在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGahNAlyGapyN层对，其中，X和y在层对之间保持不变，其中，所述AlxGa^NAlyGahN层对中的AlxGa1J层的X为约0.8至约1.0,而所述AlxGahNAlyGapyN层对中的AlyGa^N层的y为约0.1至约0.3，其中，所述AlxGahNAlyGa^yN层对中的AlxGa^xN层的厚度为约4nm至约8nm，而所述AlxGa1JVAlyGahyN层对中的AlyGahyN层的厚度为约15nm至约40nm。在所述的集成电路中，所述III族氮化物层包含GaN。在所述的集成电路中，所述III族氮化物层包含GaN，其中，所述GaN层的厚度为约0.2 μ m至约5 μ m。另一方面，本专利技术提供了一种制造半导体结构的方法，包括:提供硅衬底；在所述硅衬底上形成晶格匹配结构，所述晶格匹配结构包括第一缓冲区、第二缓冲区和包含AlxGahNAlyGapyN重复层对的超晶格结构；以及形成上覆所述晶格匹配结构的III族氮化物层 。在所述的方法中，形成所述晶格匹配结构包括通过在约900°C至约1000°C的温度下形成第一 AlN层以及在约1000°C至约1300°C的第二温度下形成第二 AlN层来形成所述第一缓冲区。在所述的方法中，形成所述晶格匹配结构包括通过在约900°C至约1000°C的温度下形成第一 AlN层以及在约1000°C至约1300°C的第二温度下形成第二 AlN层来形成所述第一缓冲区，其中，形成所述晶格匹配结构包括通过在约1000°C至约1200°C的温度下形成多个梯度AlxGahN层来形成所述第二缓冲区。在所述的方法中，形成所述晶格匹配结构包括形成约20对至约100对AlxGapxN/AlyGa1J 层对。在所述的方法中，形成所述III族氮化物层包括形成GaN层。所述的方法还包括形成上覆所述III族氮化物层的有源层，其中，所述有源层包括 AlN/AlxGai_xN 层。所述的方法还包括形成上覆所述III族氮化物层的有源层，其中，所述有源层包括AlN/AlxGai_xN层，其中，所述AlN/AlxGai_xN层的x为约0.1至约0.3。【附图说明】图1A和图1B示出根据本专利技术的集成电路的实施例的部分截面图。图2示出描述在硅衬底上异质外延生长GaN时所诱导的压缩应力的图。图3A至图3G是示出形成图1A的实施例的步骤的部分截面图。图4示出根据本专利技术用于制造集成电路的方法的一些实施例的流程图。【具体实施方式】参照附图描述本说明书，在整个说明书中相似的参考标号通常用于表示相似的元件，并且其中各个结构不必成比例绘制。在下面的描述中，为了解释说明的目的，阐述许多具体细节以便于理解。但是，对本领域的普通技术人员显而易见的是，可以使用这些具体细节中的一部分来实践本文中描述的一个或多个方面。在其他情况下，以框图形式示出已知结构和器件以便于理解。II1-V族氮化物材料(诸如GaN)是具有使其用于许多微电子应用中的许多吸引人的性质的半导体化合物。通常，它们在合适的衬底上作为单晶(外延)层生长，其中衬底影响外延生长机制。难以识别适合促进氮化镓的异质外延生长的衬底。蓝宝石(Al2O3)、碳化硅和硅都已用作氮化镓沉积的衬底，但是衬底的相应性质的差异可以限制得到的II1-V族氮化物层的质量。GaN具有不同于上述衬底的热膨胀系数，因此，当加工之后冷却时，GaN层由于较厚的衬底层对它们所产生的约束而具有碎裂的倾向。氮化镓层的碎裂严重限制了它们的最终应用。难以外延生长的另一相关问题是衬底和GaN的晶格参数必须相同或相当地接近。衬底表面结构和取向强烈地影响了得到的GaN层的质量，并且如果不具有良好的晶格参数匹配，这将导致形成许多位错并且导致丧失GaN结构的精细控制。这些缺陷的形成对得到的单晶的电学和/或光学性质产生不利的影响并且再次限制最终应用。已经开发用于阻止碎裂形成和缺陷形成的当前技术包括涉及应用过渡层或缓冲层的技术。用于减少异质外延系统中的穿透位错的一个策略是使用非晶或多晶缓冲层。而且还表明使用具有梯度或阶梯式组成的过渡层或缓冲层可以用于实现高质量的异质外延结构。梯度或阶梯式层的作用是逐渐地引入应力，并因此提供移动位错的机会。本文档来自技高网...

【技术保护点】
一种集成电路，包括：硅衬底，具有第一晶格结构；III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：第一缓冲区；第二缓冲区；以及超晶格结构，包括AlxGa1?xN/AlyGa1?yN重复层对。

【技术特征摘要】
2012.06.27 US 13/534,3681.一种集成电路，包括: 娃衬底，具有第一晶格结构； III族氮化物层，上覆所述硅衬底并且具有第二晶格结构； 晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括:第一缓冲区； 第二缓冲区；以及 超晶格结构，包括AlxGahNAlyGapyN重复层对。2.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一 AlN层和形成的厚度为约50nm至约200nm的第二氮化铝层。3.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa^xN层。4.根据权利要求3所述的集成电路，其中，X从第一梯度AlxGahN层到后续的梯度AlxGa1^xN层不断降低。5.根据权利要求3所述的集成电路，其中，所述多个梯度AlxGahN层包括三个层。6.根据权利要求5所述的集成电路，...

【专利技术属性】
技术研发人员：陈祈铭，刘柏均，喻中一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：