移位寄存器及栅线驱动装置制造方法及图纸

本发明专利技术公开了一种移位寄存器及栅线驱动装置，涉及液晶显示技术领域，为降低移位寄存器的非工作时间内的噪声干扰而发明专利技术。所述移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、电容和下拉模块，所述下拉模块连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平。所述栅线驱动装置包括串联的多个上述移位寄存器。本发明专利技术可用于驱动栅线。

【技术实现步骤摘要】

本专利技术涉及液晶显示
，尤其涉及ー种移位寄存器及栅线驱动装置。
技术介绍
液晶显示面板的像素阵列包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现，这样需要在液晶显示面板的阵列基板的边缘处预留一定的区域，以作为集成驱动电路的绑定(Bonding)区域和阵列基板上栅线的扇出(Fan-out)布线区域。然后可以通过柔性线路板COF(Chip On FPC)将集成驱动电路绑定在阵列基板上。由此可知，在利用集成驱动电路对栅线进行驱动时，由于需要在阵列基板的边缘处预留一定的区域，因此液晶面板的两边设计不对称。而且绑定操作也对产能和良率产生了不好的影响。为此，可以利用GOA(Gate Drive on Array)技术将栅线驱动装置(包括串联的多个移位寄存器)集成在阵列基板上，以实现液晶面板的对称设计并提高产能和良率。目前，典型的利用GOA技术的移位寄存器一般包括四个薄膜晶体管和ー个电容。如图I为该移位寄存器的示意图，图2为图I所示移位寄存器的输入输出时序图。结合图I和图2可知，该移位寄存器的工作过程为在图2中选取Tl T5五个阶段，在Tl阶段，信号输入端Input为高电平，时钟信号端为低电平，复位信号端Reset为低电平,此时薄膜晶体管Ml导通为电容Cl充电，薄膜晶体管M3关闭使信号输出端Output输出低电平。在T2阶段，信号输入端Input为低电平，时钟信号端为高电平，复位信号端Reset为高电平，此时电容Cl的自举(Bootstrapping)作用将薄膜晶体管M3的栅极电平进ー步拉高,薄膜晶体管M3导通，信号输出端Output输出时钟信号端的脉冲即输出高电平。在T3阶段，信号输入端Input为低电平，时钟信号端为低电平，复位信号端为高电平，此时薄膜晶体管M2和M4导通，将薄膜晶体管M3的栅极电平和信号输出端Output的电平拉低至Vss低电平。在T4阶段，信号输入端Input为低电平，时钟信号端为高电平，复位信号端为低电平，此时薄膜晶体管Ml M4均关闭,信号输出端Output输出低电平。在T5阶段,信号输入端Input为低电平，时钟信号端为低电平，复位信号端为低电平，此时薄膜晶体管Ml M4保持关闭，信号输出端Output输出低电平。此后直到下一次信号输入端Input为高电平时,该移位寄存器重复T4和T5阶段，这ー时期可以称为移位寄存器的非工作时间。由上面移位寄存器的工作过程可以看出，在其非工作时间内薄膜晶体管M3的栅极和信号输出端Output处于浮空(Floating)状态，当时钟信号端为高电平时，薄膜晶体管M3的寄生电容可能使得其漏电流増大，从而对信号输出端Output造成噪声干扰(Noise)，导致其误输出高电平。
技术实现思路
本专利技术的实施例提供ー种移位寄存器及栅线驱动装置，以降低移位寄存器的非エ作时间内的噪声干扰。为达到上述目的，本专利技术的实施例采用如下技术方案本专利技术的一方面提供了ー种移位寄存器，包括第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接；第二薄膜晶体管，其栅极与复位信号端连接、漏极与所述第一节点连接、源极与低电平信号端连接； 第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接；第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接；电容，其连接在所述第一节点和信号输出端之间；下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内維持所述第一节点和信号输出端为低电平。本专利技术的另一方面提供了ー种栅线驱动装置，包括串联的多个移位寄存器，除第ー个移位寄存器和最后ー个移位寄存器外，其余姆个移位寄存器均向与其相邻的下ー个移位寄存器的信号输入端输入触发信号，井向与其相邻的上ー个移位寄存器的复位信号端输入复位信号；其中每ー个所述移位寄存器均包括第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接；第二薄膜晶体管，其栅极与复位信号端连接、漏极所述第一节点连接、源极与低电平信号端连接；第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接；第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接；电容，其连接在所述第一节点和信号输出端之间；下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内維持所述第一节点和信号输出端为低电平。本专利技术实施例提供的移位寄存器及栅线驱动装置，由于所述下拉模块连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内維持所述第一节点和信号输出端为低电平，因此能够避免所述第一节点和信号输出端处于浮空状态，这样当时钟信号端为高电平时，第三薄膜晶体管的寄生电容不会造成其漏电流増大，从而降低了移位寄存器的非工作时间内的噪声干扰。附图说明图I为现有技术中移位寄存器的示意图；图2为图I所不移位寄存器的输入输出时序图；图3为本专利技术实施例移位寄存器的不意图3a为图3所示移位寄存器中时钟信号端的实现方式示意图ー；图3b为图3所示移位寄存器中时钟信号端的实现方式示意图ニ ；图4为本专利技术移位寄存器的ー个具体实施例的示意图；图5为图4所不移位寄存器的输入输出时序图；图6为图4所示移位寄存器在Tl阶段的工作示意图；图7为图4所示移位寄存器在T2阶段的工作示意图； 图8为图4所示移位寄存器在T3阶段的工作示意图；图9为图4所示移位寄存器在T4阶段的工作示意图；图10为图4所示移位寄存器在T5阶段的工作示意图；图11为本专利技术移位寄存器的另ー个具体实施例的示意图；图12为图4所不移位寄存器的电路ネ旲拟结果不意图；图13为图11所不移位寄存器的电路t旲拟结果不意图；图14所示为本专利技术实施例栅线驱动装置的示意图。具体实施例方式下面结合附图对本专利技术实施例移位寄存器及栅线驱动装置进行详细描述。应当明确，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。如图3所示，为本专利技术实施例移位寄存器的示意图。本实施例中的移位寄存器包括四个薄膜晶体管、ー个存储电容、一个下拉模块和相应的输入输出端。具体包括第一薄膜晶体管M1，其栅极和漏极连接在一起与信号输入端Input连接、源极与作为上拉节点的第一节点PU连接，其作用是当接收到信号输入端Input发送的高电平信号时控制移位寄存器开始工作。第二薄膜晶体管M2，其栅极与复位信号端Reset连接、漏极与第一节点PU连接、源极与低电平信号端Vss连接，其作用是当接收到复位信号端Reset输入的高电平时导通，从而将第一节点PU拉低至低电平Vss，以避免第三薄膜晶体管M3误导通。第三薄膜晶体管M3，其栅极与第一节点PU连接、漏极与时钟信号端连接、源极与信号输出端Output连接，其作用是导通后将时钟信号端的高电平传输至信号输出端Output，以通过信号输出端Output的高电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种移位寄存器，其特征在于，包括 第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接； 第二薄膜晶体管，其栅极与复位信号端连接、漏极与所述第一节点连接、源极与低电平信号端连接； 第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接； 第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接； 电容，其连接在所述第一节点和信号输出端之间； 下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内維持所述第一节点和信号输出端为低电平。2.根据权利要求I所述的移位寄存器，其特征在于，所述下拉模块包括 第五薄膜晶体管，其栅极和漏极连接在一起与时钟信号端连接、源极与作为下拉节点的第二节点连接； 第六薄膜晶体管，其栅极与所述第一节点连接、漏极与所述第二节点连接、源极与低电平信号端连接； 第七薄膜晶体管，其栅极与所述第二节点连接、漏极与所述第一节点连接、源极与低电平信号端连接； 第八薄膜晶体管，其栅极与所述第二节点连接、漏极与信号输出端连接、源极与低电平信号端连接。3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包...

【专利技术属性】
技术研发人员：陈希，崔文海，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：