结合高密度和低密度低介电常数材料与铜的后道集成工艺制造技术

本发明专利技术公开了一种结合高密度和低密度低介电常数材料与铜的后道集成工艺，包括：步骤一，通过化学气相沉淀或旋涂方法淀积低密度介电层，然后淀积一层刻蚀终止层或一层化学机械研磨终止层；步骤二，对淀积的低密度介电层进行刻蚀；步骤三，通过化学气相沉淀的方法淀积高密度介电层；步骤四，对过填的高密度介电层，进行去除和平整；步骤五，在高密度介电质内刻蚀出淀积连线的沟槽和栓塞的孔；步骤六，通过物理气相沉淀淀积阻散金属层和铜晶种层，接着通过电镀进行铜淀积；步骤七，对过填的铜用化学机械研磨方法去除和平整。本发明专利技术解决了因阻散金属或铜与低密度低介电材料接触而因起的种种集成困难。

【技术实现步骤摘要】

本专利技术涉及一种半导体制造工艺，特别涉及一种结合高密度和低密度低介电常数材料与铜的后道集成工艺。
技术介绍
随着对集成电路元件高运行速度和小尺寸的持续追求，半导体技术继续向着深微米方向发展，对工艺和材料的要求也越来越高。在130纳米及以下的工艺中，必须用到具有超低介电常数(k＜3.0)的介电材料。当要求介电常数k＜2.7，介电材料中就开始需要引入孔隙。低密度介电物质中的孔隙会造成材料的机械，化学，热，电气等性能的恶化，使得它们与作为金属内导线的铜的集成特别困难。另外，低密度介电材料的机械强度(杨式模数，硬度)的减弱会造成热工艺和封装工艺中的碎裂和剥离，会使金属与它们附着性变差造成脱落剥离。更困难的是介电质的低机械强度使它们难以承受高压力、高剪切应力的工艺，如传统的化学机械研磨(chemical mechanical planarization，CMP)工艺。低密度的介电层结构很容易在高应力下坍塌或者是上面的覆盖层被击穿。这种介电层的低机械强度对工艺的限制在铜后道的双嵌入(dual damascene)工艺中最为明显。低密度介电材料的传热系数往往很小，通常只有氧化硅(SiO2)的10～20％，这样就大大影响了元件的散热性能而降低可靠性。而低密度介电材料的热胀系数(coefficient of thermal expansion，CTE)却大大高于铜(15X)，这种热胀系数的不匹配也影响工艺的窗口和稳定性，有时还会造成栓塞的错位断裂而降低了制品的良率。低密度介电材料，特别是带空材料在刻蚀时边壁容易受损，其本身与金属的附着性也差，这对阻散金属(diffusion barrier metal)或铜晶种(Cuseed)淀积层的质量，覆盖和均匀性都非常不利。这类材料还往往因空隙率高而有一定的吸湿性(moisture absorption)这也影响了元件漏电性。这类材料的表面通常都是疏水性的(hydrophobic)，这会给晶片的清洗造成很大困难。面对因应用低密度介电材料带来的种种困难，工业界开发了多种工艺针对其中某个或某类问题。例如在淀积介电层以前先加一层附着促进层以防止层间剥离；于阻散金属淀积前，先致密化并修复在刻蚀时造成的损伤和空洞以提高附着和覆盖性；应用特种金属阻散(metal diffusion barrier，MDB)或介电质阻散(dielectric diffusion barrier，DDB)材料达到同上的目的；采用层与层间的混合集成，如铜连线层用低密度介电材料，栓塞层用氧化硅以增强整体机械强度并尽量减小热胀系数的不匹配的影响等等……但以上方法都难以从总体上解决低密度介电材料带来的各方面问题。所以需要开发新的集成方法以使铜与低密度低介电材料能同时用于大规模生产中。
技术实现思路
本专利技术要解决的技术问题是提供一种结合高密度和低密度低介电常数材料与铜的后道集成工艺。为解决上述技术问题，本专利技术工艺采取了七个步骤步骤一，通过化学气相沉淀或旋涂方法淀积低密度介电层，然后淀积一层刻蚀终止层或一层化学机械研磨终止层；步骤二，对所述步骤一淀积的低密度介电层进行刻蚀；步骤三，通过化学气相沉淀的方法淀积高密度介电层；步骤四，对所述步骤三中过填的高密度介电层，进行去除和平整；步骤五，在所述高密度介电质内刻蚀出淀积连线的沟槽和栓塞的孔；步骤六，通过物理气相沉淀淀积阻散金属层和铜晶种层，接着通过电镀进行铜淀积；步骤七，对步骤六中过填的铜用化学机械研磨方法去除和平整。本专利技术由于采用了结合使用低密度和高密度介电材料的方法，使阻散金属(diffusion barrier metal)或铜与低密度低介电常数材料完全分开，从而增强介电层的机械强度，并解决了因阻散金属或铜与低密度低介电材料接触而因起的种种集成困难。附图说明图1是本专利技术步骤一的示意图；图2是本专利技术步骤二的示意图；图3是本专利技术步骤三的示意图；图4是本专利技术步骤四的示意图；图5是本专利技术步骤五的示意图；图6是本专利技术步骤六和步骤七的示意图；图7是本专利技术工艺的整体示意图。具体实施例方式下面结合附图对本专利技术作进一步详细的说明。本专利技术结合高密度和低密度低介电常数材料与铜的后道集成工艺可通过下列步骤实现如图1所示步骤一中，先通过化学气相沉淀(chemical vapordeposition，CVD)或旋涂(spin-on)的方法淀积低密度介电层，接着淀积一层刻蚀终止层或(/和)一层化学机械研磨(chemical mechanicalplanarization，CMP)终止层，如氮化硅(SiN)或碳氧化硅(SiCO)。如图2所示步骤二中，对步骤一淀积的介电层进行刻蚀。实际操作中，根据需要可对连线和栓塞层进行一次刻蚀，以减少光刻步骤；或进行两次刻蚀，以尽量减小层间电容。如图3所示步骤三中，通过化学气相沉淀(chemical vapordeposition，CVD)的方法淀积高密度介电层，如掺氟硅玻理(FSG)、正硅酸乙酯(TEOS)、碳氧化硅(SiCO)等。如图4所示步骤四中，对步骤三中过填的(over-filled)高密度介电层，可通过类似浅沟道隔离(shallow trench isolation，STI)的化学机械研磨(chemical mechanical planarization，CMP)方法进行去除和平整。如图5所示步骤五中，在上述步骤形成的高密度介电质内刻蚀出淀积连线的沟槽和栓塞的孔。如图6所示为步骤六和步骤七，通过物理气相沉淀(physical vapordeposition，PVD)淀积阻散金属层和铜晶种层，接着通过电镀进行铜淀积。然后对过填的铜用化学机械研磨(chemical mechanicalplanarization，CMP)方法去除和平整。这一步骤是目前工业最通用的铜的后道嵌入工艺。如上所述，本专利技术通过结合使用低密度和高密度介电材料的方法，使阻散金属(diffusion barrier metal)或铜与低密度低介电常数材料完全分开，从而增强介电层的机械强度，解决了因低密度低介电常数材料本身固有的特性(机械，化学，热，电气性能)和因阻散金属或铜与低密度低介电材料接触而引起的半导体制造工艺中的后道(back-end-of-line，BEOL)集成难题。本文档来自技高网...

【技术保护点】
一种结合高密度和低密度低介电常数材料与铜的后道集成工艺，其特征是，包括如下步骤：步骤一，通过化学气相沉淀或旋涂方法淀积低密度介电层，然后淀积一层刻蚀终止层或一层化学机械研磨终止层；步骤二，对所述步骤一淀积的低密度介电层进行刻 蚀；步骤三，通过化学气相沉淀的方法淀积高密度介电层；步骤四，对所述步骤三中过填的高密度介电层，进行去除和平整；步骤五，在所述高密度介电质内刻蚀出淀积连线的沟槽和栓塞的孔；步骤六，通过物理气相沉淀淀积阻散金属层 和铜晶种层，接着通过电镀进行铜淀积；步骤七，对步骤六中过填的铜用化学机械研磨方法去除和平整。

【技术特征摘要】
1.一种结合高密度和低密度低介电常数材料与铜的后道集成工艺，其特征是，包括如下步骤步骤一，通过化学气相沉淀或旋涂方法淀积低密度介电层，然后淀积一层刻蚀终止层或一层化学机械研磨终止层；步骤二，对所述步骤一淀积的低密度介电层进行刻蚀；步骤三，通过化学气相沉淀的方法淀积高密度介电层；步骤四，对所述步骤三中过填的高密度介电层，进行去除和平整；步骤五，在所述高密度介电质内刻蚀出淀积连线的沟槽和栓塞的孔；步骤六，通过物理气相沉淀淀积阻散金属层和铜晶种层，接着通过电镀进行铜淀积；步骤七，对步骤六中过填的铜用化学机械研磨方法去除和平...

【专利技术属性】
技术研发人员：方精训，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]