【技术实现步骤摘要】
III
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V构造集成在IV族基材上
[0001]本专利技术涉及III
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V半导体领域。更具体地,本专利技术涉及将III
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V构造一体式集成在IV族基材上的方法。
技术介绍
[0002]III
‑
V材料(例如,GaAs、InGaAs或InP)通常呈现出比Si更高的电子迁移率和饱和速率。与Si相比,该材料还可以在高频下提供更高的功率。因此,该材料被广泛用于射频应用中。当以非常高的频率(GHz或更高)为目标时,无法有效使用Si器件。如今,使用III
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V材料的器件构建在小尺寸III
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V晶片上。但是,与Si晶片相比,该晶片非常昂贵。因此,存在寻找在硅基材上一体式集成III
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V器件的方法的兴趣。
[0003]然而,由于III
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V材料与硅基材之间的晶格失配,所以这是困难的,因为这会导致所生长的III
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V材料出现缺陷。
[0004]使用选择性区域生长,可以通过多种方法使III
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V材料沉积在硅基材上。这些方法通过将III
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V材料与Si之间的大晶格失配所产生的缺陷限制在III
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V材料的下部部分,来确保无穿透位错(threading dislocation)的材料位于构建III
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V器件的结构顶部。
[0005]这些方法之一是利用纳米脊。
[0006]纳米脊是半
【技术保护点】
【技术特征摘要】
1.一种用于在单晶IV族基材(1)上形成III
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V半导体构造的方法,所述方法包括:a.在外延生长腔室中提供组件,所述组件包括单晶IV族基材(1)和其上的第一介电层(2),所述第一介电层(2)包括底部暴露于IV族基材(1)的沟槽,b.在沟槽中开始生长第一III
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V结构,由此在沟槽内形成第一III
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V结构的底部部分(4),c.在位于底部部分(4)顶部的沟槽外继续生长,由此形成第一III
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V结构的顶部部分(5),d.在第一III
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V结构的顶部部分(5)上外延生长第二III
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V牺牲结构(6),相对于第一III
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V结构(4,5),所述第二III
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V牺牲结构(6)在液体蚀刻介质是能被选择性蚀刻的,e.在所述第二III
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V牺牲结构(6)上外延生长第三III
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V结构(7,7',7”,8),所述第三III
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V结构(7,7',7”,8)包括:i.在所述第二III
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V牺牲结构(6)上的底部III
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V层(7),其中,相对于底部III
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V层(7),所述第二III
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V牺牲结构(6)在液体蚀刻介质中是能被选择性蚀刻的,ii.顶部III
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V层,f.使第三III
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V结构(7,7
’
,7”,8)的顶部层的第一部分(8')与其第二部分(8')物理断开,以及g.使第二III
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V牺牲结构(6)与液体蚀刻介质接触,由此相对于第一III
‑
V结构(4,5)和底部层(7)对第二III
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V牺牲结构(6)进行选择性蚀刻,从而形成腔室(23)。2.如权利要求1所述的方法,其中,所述单晶IV族基材(1)是单晶硅基材(1)。3.如权利要求1或权利要求2所述的方法,其中,沟槽底部处暴露的IV族基材(1)是V形的。4.如前述权利要求中任一项所述的方法,其中,所述第一III
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V结构(4,5)包含In
x
Ga1‑
x
As
z
E1‑
z
,其中0≤x≤1,0≤z≤1,并且E选自P、Sb和N。5.如前述权利要求中任一项所述的方法,其中,所述第二III
‑
V牺牲结构(6)包含InP。6.如前述权利要求中任一项所述的方法,其中,所述底部III
‑
V层(7)包含:In
y
Al1‑
y
As,其中,y为0.51至0.53;或者In
w
Ga1‑
w
As,其中,w为0.52至0.54。7.如前述权利要求中任一项所述的方法,其中,所述顶部III
‑
V层(8)包含InP。8.如权利...
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