一种控制电路，其包含多级寄存器，每一级寄存器用以分别输出一输出信号，该输出信号并作为下一级的驱动信号。每一级寄存器设有一晶体管用以接收一清除信号，当清除信号为高电位时，则可经由该晶体管释放该级寄存器的残留电荷。该清除信号在液晶显示器的画面信号输入的时间内操作。每一级寄存器可利用相隔一预设数量的寄存器的输出信号来作为该级寄存器的清除信号，使该级寄存器要输出该级输出信号前，可先释放该级寄存器的残留电荷。
【技术实现步骤摘要】
本专利技术涉及一种控制电路，尤其是指一种利用时钟信号来消除各级寄存器中残留电荷的控制电路。
技术介绍
功能先进的显示器渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐成为各种电子设备如移动电话、个人数自助理(PDA)、数码相机、计算机屏幕或笔记型计算机屏幕所广泛应用具有高清晰度彩色屏幕的显示器。移位寄存器(shift register)为液晶显示面板的驱动电路中的一重要结构，其用以驱动液晶显示面板中各级显示电路，因此移位寄存器的电路设计对液晶显示面板的效能具有决定性的影响。请参阅图1，图1为先前技术的液晶显示器中单级移位寄存器10的电路结构图。该移位寄存器10主要包含一拉高区块(pull-up section)12、一拉低区块(pull-down section)14、一拉低驱动区块(pull-down drivingsection)16与一拉高驱动区块(pull-up driving section)18。该拉高区块12具有一晶体管NT11，用以接收一时钟信号CK与输出一输出信号GOUT。该晶体管NT11的栅极电连接到一节点N3，且该节点N3电连接到另一晶体管NT18。晶体管NT18的栅极用以接收一清除信号CLR。请同时参阅图2，其为图1中各节点的信号时序图。当该清除信号CLR为高电位时，晶体管NT18会导通而将节点N3所残留的电荷经由低电位VSS释放掉。然而，由于先前技术的移位寄存器在无画面信号输入的时间内(即blanking time，每帧画面输入之间隔时间消隐时间)启动清除信号CLR以释放节点N 3所残留的电荷，如图2所示，清除信号CLR是在最后一级输出信号GOUT(Last)与起始信号STV之间启动。这样一来，就必须以外部电源额外提供该清除信号CLR，而且若清除信号CLR的启动时间太过接近最后一级输出信号GOUT(Last)时，也会导致最后一级的电路效能不佳。因此，必须提出一种可利用内部时钟信号来消除各级中残留电荷的移位寄存器，且该时钟信号在画面信号输入的时间内操作，以克服先前技术的缺陷。
技术实现思路
本专利技术的主要目的在于提供一种利用内部时钟信号来消除各级寄存器中残留电荷且不影响各级电路效能的控制电路。依据本专利技术的上述目的，本专利技术提供一种控制电路，其包含多级寄存器，每一级寄存器用以分别输出一输出信号，该输出信号并作为下一级的驱动信号。每一级寄存器设有一晶体管用以接收一清除信号，当清除信号为高电位时，则可经由该晶体管释放该级寄存器的残留电荷。每一级寄存器可利用相隔一预设数量的寄存器的输出信号来作为该级寄存器的清除信号，该清除信号只要不与该级输出信号或其前一级输出信号同步即可。该级寄存器要输出该级输出信号前，可先释放该级寄存器的残留电荷，使该级寄存器在输出该级输出信号时的电荷耦合效应可降到最低，因此即可维持各级寄存器输出信号的质量。本专利技术的控制电路利用内部时钟信号来控制各级寄存器中的晶体管，以消除各级寄存器的残留电荷，且该时钟信号在画面信号输入的时间内操作，故无需额外的外部电源。本专利技术的控制电路可有效地降低移位寄存器中的电荷耦合效应，并可提升寄存器电路的效能与增加其使用寿命。附图说明图1为先前技术的单级移位寄存器的电路结构图。图2为图1中该移位寄存器各节点的信号时序图。图3为本专利技术控制电路的一实施例的结构示意图。图4为本专利技术控制电路的另一实施例的结构示意图。图5为本专利技术控制电路的单级电路结构图。图6为图5中各节点的信号时序图。主要元件符号说明30、40 控制电路302-310、402-410各级寄存器 320、420时钟信号发生器50 单级移位寄存器52 第一时钟信号拉低电路54 第二时钟信号拉低电路56 第N+1级输出信号拉低电路T1-T3 晶体管CK 第一时钟信号XCK 第二时钟信号CLR 清除信号OUTPUT_N各级输出信号驱动信号ST 起始信号Q 节点具体施方式请参阅图3，图3为本专利技术控制电路的一实施例的结构示意图。控制电路30包含多级寄存器，该多级寄存器以串联方式连接。每一级寄存器用以分别输出一输出信号，该输出信号并作为下一级的驱动信号，例如第1级寄存器302接收起始信号ST，并输出一输出信号OUTPUT_1作为第2级寄存器304的驱动信号；第2级寄存器304接收第1级寄存器302所输出的输出信号OUTPUT_1，并输出一输出信号OUTPUT_2作为第3级寄存器306的驱动信号，依此类推。各级寄存器同时接收由一时钟信号发生器320所产生的一第一时钟信号CK与一第二时钟信号XCK，以控制各级寄存器信号输出的操作。第一时钟信号CK与一第二时钟信号XCK互为反相。在图3中，控制电路30所例示的清除信号CLR由时钟信号发生器320所产生并与起始信号ST同步。当清除信号CLR启动时(即呈高电位时)，除了第1级寄存器302外，其他各级寄存器的残留电荷皆会被释放，因此可降低各级寄存器在输出其各别的输出信号的电荷耦合效应(Coupling)。由于此实施例所例示的清除信号CLR与起始信号ST同步，故第1级寄存器302并不接收该清除信号CLR，以免影响其输出信号OUTPUT_1的正常输出。该清除信号CLR亦可改为与其他任何一级的输出信号同步，而其输出信号与清除信号CLR同步的该级寄存器则不接收该清除信号CLR，以维持该级寄存器输出信号的正常操作。请参阅图4，图4为本专利技术控制电路的另一实施例的结构示意图。控制电路40的各级结构与上述控制电路30相似，而不同的处在于每一级寄存器接收各别的清除信号，且每一级寄存器所接收的清除信号为前两级寄存器的输出信号。例如第3级寄存器406所接收的清除信号CLR_3为第1级寄存器402的输出信号OUTPUT_1，依此类推，第N级寄存器410所接收的清除信号CLR_N则为第N-2级寄存器的输出信号OUTPUT_N-2。在图4中，由于每一级寄存器皆有各别的清除信号，故每一级寄存器皆可在其各别的清除信号启动时，释放掉其内部的残留电荷。由于在每一级寄存器要输出该级输出信号前，前一级寄存器的电荷耦合效应最为严重，故利用前两级寄存器的输出信号来作为该级寄存器的清除信号，目的在于预先在该级寄存器要输出该级输出信号前，先释放该级寄存器的残留电荷，使该级寄存器在输出该级输出信号时的电荷耦合效应可降到最低，因此即可维持各级寄存器输出信号的质量。每一级寄存器的清除信号亦可选择相隔其他数量的寄存器所输出的输出信号，只要不与该级输出信号或其前一级输出信号同步即可。请参阅图5，图5为本专利技术控制电路的单级寄存器的电路结构图。单级寄存器50包含一第一时钟信号拉低电路52、一第二时钟信号拉低电路54、一第N+1级输出信号拉低电路56与晶体管T1、T2、T3。晶体管T1接收驱动信号N-1并用以控制晶体管T2的导通来输出输出信号OUT_N。晶体管T3接收清除信号CLR，当清除信号CLR为高电位时，晶体管T3导通，使晶体管T2的栅极电位被拉至低电位VSS，藉此可释放晶体管T2的残留电荷。而第N+1级输出信号拉低电路56则在第N+1级输出信号为高电位时，同样可将晶体管T2的栅极电位被拉至低电位VSS以释放晶体管T2的残留电荷。因此，在显示每一画面的时间内，每一级寄存器可释放本文档来自技高网...
【技术保护点】
一种控制电路，应用于一液晶显示器中，其包含：多级寄存器，该多级寄存器以串联的方式连接，每一级寄存器分别接收一第一时钟信号与一第二时钟信号，并依据该第一时钟信号与第二时钟信号分别输出一输出信号，该级寄存器的输出信号作为下一级的驱动信号 ，每一级寄存器包含：一第一晶体管（Ｔ１），用以接收前一级的驱动信号；一第二晶体管（Ｔ２），用以当该第一晶体管导通时，根据该第一时钟信号输出下一级的驱动信号；一第三晶体管（Ｔ３），用以接收一清除信号（ＣＬＲ），当该清除 信号为高电位时，则经由该第三晶体管电连接到一低电位以释放该第二晶体管的残留电荷；其中该清除信号为与该级寄存器间隔一预设数量的寄存器所输出的驱动信号，用以在该液晶显示器的画面信号输入的时间内释放该第二晶体管的残留电荷。
【技术特征摘要】
【专利技术属性】
技术研发人员：张立勋，林毓文，郑咏泽，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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