二--十进制加法器电路制造技术

用于把两个ＢＣＤ编码的操作数相加并产生ＢＣＤ编码的求和的ＢＣＤ加法器电路，包括一个作为第一级的并联的全加器电路组，该级从操作数和预校正因数产生一个中间和向量和中间进位向量。ＢＣＤ加法器电路的第二级包括先行进位加法器电路，其输入端接收中间和向量及中间进位向量，产生一个传输向量及一个最后的进位向量。ＢＣＤ加法器电路的第三级根据输入的中间进位向量和最后进位向量的位有条件地修改传输向量，形成ＢＣＤ编码和。（*该技术在2008年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种二一十进制(BCD)加法器电路。用二一十进制数表示十进制数，在形式上，人(十进制)和计算机(二进制)都容易理解。使用四个二进制位有十六种可能的位组合，但是，有效的BCD数字只有十个。因而，当两个BCD数字相加时，且和的数字超过9时，则和的数字必须调整为有效的BCD数字。通常，这是用加一个常数01102(610)求和来实现的。传统地，BCD加法器电路用逻辑检测在实现了加法之后是否应该调整BCD和。例如，无论何时未调整的两个BCD数字的和产生一个进位输出时(即当和超过15时)，则和用加01102来校正。同样，当BCD和的位8和4都是“1”(值1210-1510)或当位8和2两个都是“1”(值1010和1110)时需要调整。传统的BCD加法器电路，例如，如像附图说明图1所示电路10，用标准的4位二进制加法器实现两个BCD数字的相加，产生一个中间和(Z8，Z4，Z2，Z1)。加法器电路还包括中间和数字大于9的校正逻辑电路。在图1所示的电路中，第一个4位操作数，a(0)8至a(0)1和第二个4位操作数，b(0)8至b(0)1与Cin或进位输入一起并联输入到全加器15。全加器15的输出包括一个4位和向量Z(Z8至Z1)及一个进位输出Cout。如果Cout是“1”，或如果Z8和Z4都是“1”(“与”门20)或Z8Z2都是“1”(“与”门25)，BCD加法器电路10则在或门30产生一个C(o)out BCD进位，并用一个“01102”的值加到和向量Z上来校正和向量Z。当C(o)out是一个“1”时，第二个全加器35输入端B接收一个“01102”值，而在全加器35的输入端接收和向量Z。全加器35的输出S(o)8至S(o)1是已调整的原两个操作数的BCD和。显然，具有先进的超大规模集成电路技术的传统的BCD加法器电路，使用一个如10的进位传输全加器电路，该电路具有大量的延迟，该延迟是由于通过加法器(15，35)的进位传输延迟和校正电路(门20，25和30)的延迟造成的。传统的进位传输全加器电路，如像15和35所具有的延迟等于延迟＝log2(操作数宽度，即每个操作数的位数)。因而，与加法器10和35有关的延迟等于log2(4)，或延迟两个单位。与校正电路有关的延迟等于两个单位的延迟，因为，对于图1的加法器来说，两级门的电路为四个单位的总延迟。因为操作数宽度的增加，例如，当两个32位操作数相加时，延迟同样相应增加。传统的BCD加法器电路将需要8级进位传输全加器加上有关的校正电路，来实现两个32位操作数相加，因此，对于这种加法器电路来说，有关的延迟应当为32个单位。本专利技术的目的在于提供一种BCD加法器电路，该电路减少实现两个BCD数相加所需要的时间。本专利技术的另一个目的和优点在下面说明书部分中陈述，从说明书中可明显看出，从专利技术的实施例中也可以了解到。为了达到此目标，根据本专利技术的目的，如其中具体和广泛描述的那样，用于把第一个和第二个BCD操作数相加并产生BCD之和的本专利技术的BCD加法器电路包括二进制加法器装置，该装置具有连接接收第一和第二个操作数和BCD预校正因数的输入端，用于产生中间和向量及中间进位向量;先行进位装置，该装置的输入端连接接收中间和向量及中间进位向量，用于产生传输向量和最后的进位向量;及校正装置，该装置具有连接接收中间进位向量最后进位向量、传输向量和BCD校正因数的输入端，用于根据由中间和最后进位向量所确定的BCD校正因数，有条件地修改传输向量，来产生BCD和。作为构成本说明书一部分的附图，表示出本专利技术的一个具体实施例，同说明书一起，用于解释本专利技术的原理。图1是说明现有技术BCD加法器电路的逻辑图。图2是根据本专利技术的最佳实施例，说明BCD加法器电路的总方框图。图3是图2BCD加法器电路第一级全加器更详细的方框图。图4-8是图2BCD加法器电路第二级先行进位网路的更详细的逻辑图。及图9是图2的BCD加法器电路第三级校正电路的更详细的逻辑图。详细参照本专利技术的最佳实施例，附图中说明了本专利技术的一个例子，图中相同的参考字母表示相应的部件。本专利技术的BCD加法器电路减少了实现两个BCD数相加所需要的时间，使用一组全加器，把两个BCD数和预校正因数相加来实现两个BCD数的相加。每一个全加器最好把与校正因数01102一起加相应的BCD数字。来自每一个全加器的进位输出项不波及至更高次的位，这样减少了由于波动进位效应产生的传输时延，但是在电路的中间级要考虑。该中间级在加法运算中是用于实现传统的全进位传输和产生传输项和最后进位项。然而，在该级的相加运算不产生最后结果，因为必须检查进位项，来看一看在第一级加预校正因数是否适宜。在电路的最后一级，要检查前两级的进位项，来确定是否用BCD校正因数10102来修改传输和最后的进位项，取消预校正因数的影响并产生正确的BCD和。这样，仅需要一次总的加法运算，因此，减少了延迟单元，大大地增加了运算速度。图2是表示本专利技术的BCD加法器电路的一个最佳实施例的总框图，用于把第一和第二BCD操作数相加并产生一个BCD和。根据本专利技术，BCD加法器包括二进制加法器装置，该装置的输入端连接接收第一和第二个操作数和BCD预先校正因数，用于产生中间和向量和中间进位向量。如图2所示，这样的加法器装置包括多个全加器电路作为第一级，图示出了其中的三个加法器50，55和60。在第Ⅰ级中，加数A，加数B和一个BCD预校正因数并行输入到全加器电路50，55和60。加数A和加数B组合在一个四位字节中，而且每一个全加器电路能够把两个4位二进制操作数和一个4位预校正因数(该因数最好等于01102(610))相加。如图2所示，X(M∶N)变换是用于表示信号X的M位到N位变换。这里N是最低有效位。这样，X(N+3∶N)表示信号X四个相邻位，这里N是最低有效位。一般是用从前一加法器接收进位的输入端接收预校正因数。在第一级中的全加器电路产生一个中间和向量，“第一_和”(FTRST-SUM)，该向量表示操作数A、B和预校正因数和;及一个中间进位向量，“进位-向量”(CARRY-VECTOR)，该向量表示每个单位相加的进位位。图3是第一级中全加器电路详细的方框图。BCD编码的操作数A和B组成为一个四位字节或四位字节，其边界分别表示于图3为a(n+3)∶a(n)和b(n+3)∶b(n)。在第Ⅰ级中的每个全加电路最好包括多个并联的单位全加器，对于图2的全加器电路50来说，如像元件51，52，53和54所示。BCD预校正因数(01102)加到每一个四位字节或BCD数字，表示在一个四位字节中，基于二进制和基于十进制数之间的差别。对于操作数A和B与进位输入C来说，全加器电路用如下两个等式来规定SUM(i)＝a(i)XORb(i)XORC(i)……(1)CARRY(i)＝(a(i)ANDb(i))OR(b(i)ANDC(i)OR(a(i)ANDC(i))……(2)正如上面所指出的，在全加器电路50中，以及对图2中的每一个全加器电路来说，进位输入C不是连接接收真实进位，而是接收BCD预校正因数“01102。因此，对于全加器电路50来说，相应于包含位(n+3)至n的一个四位字节对于位nSUM(n)＝a(n)XORb(n)XOR“本文档来自技高网...

【技术保护点】
用于对第一和第二个二一十进制（ＢＣＤ）操作数相加及产生ＢＣＤ和的ＢＣＤ加法器电路包括：二进制加法器装置，该装置的输入端连接接收第一、第二操作数和ＢＣＤ预校正因数，用于产生中间和向量及中间进位向量；先行进位装置，将该装置的输入端连接接 收中间和向量及中间进位向量，用于产生一个传输向量和最后进位向量；及校正装置，该装置的输入端连接接收中间进位向量、最后进位向量、传输向量和ＢＣＤ校正因数，根据由上述中间和最后的进位向量确定的上述的ＢＣＤ较正因数，有条件地修改上述的传输向量 和最后的进位向量，产生所述的ＢＣＤ和。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：马修J阿迪里塔，弗吉尼亚C拉迈尔，
申请(专利权)人：计数设备公司，
类型：发明
国别省市：US[美国]