高电子迁移率晶体管及其制作方法技术

本发明专利技术公开一种高电子迁移率晶体管及其制作方法，其中制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法为，首先形成一缓冲层于一基底上，然后形成一第一阻障层于该缓冲层上，形成一第一硬掩模于该第一阻障层上，去除该第一硬掩模以及该第一阻障层以形成一凹槽，形成一第二阻障层于该凹槽内，再形成一P型半导体层于该第二阻障层上。再形成一P型半导体层于该第二阻障层上。再形成一P型半导体层于该第二阻障层上。

【技术实现步骤摘要】
高电子迁移率晶体管及其制作方法


[0001]本专利技术涉及一种高电子迁移率晶体管及其制作方法。

技术介绍

[0002]以氮化镓基材料(GaN-based materials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽能隙、高击穿电压、高电子迁移率、大弹性模数(elastic modulus)、高压电与压阻系数(high piezoelectric and piezoresistive coefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通讯元件等应用的元件的制作。

技术实现思路

[0003]本专利技术一实施例揭露一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法。首先形成一缓冲层于一基底上，然后形成一第一阻障层于该缓冲层上，形成一第一硬掩模于该第一阻障层上，去除该第一硬掩模以及该第一阻障层以形成一凹槽，形成一第二阻障层于该凹槽内，再形成一P型半导体层于该第二阻障层上。
[0004]本专利技术另一实施例揭露一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法。首先形成一缓冲层于一基底上，形成一阻障层于该缓冲层上，形成一第一硬掩模于该阻障层上，形成一第二硬掩模于该第一硬掩模上，去除该第二硬掩模以及该第一硬掩模以形成一凹槽，再形成一P型半导体层于该阻障层上。r/>[0005]本专利技术又一实施例揭露一种高电子迁移率晶体管(high electron mobility transistor,HEMT)，其主要包含一缓冲层设于一基底上、一P型半导体层设于该阻障层上、一第一阻障层设于该阻障层及该P型半导体层之间、一第二阻障层设于该第一阻障层两侧且第一阻障层及第二阻障层包含不同厚度、一栅极电极设于该P型半导体层上以及一源极电极以及一漏极电极设于该栅极电极两侧的该阻障层上。
附图说明
[0006]图1至图5为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图；
[0007]图6至图10为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图。
[0008]主要元件符号说明
[0009]12
ꢀꢀꢀꢀꢀ
基底
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
14
ꢀꢀꢀꢀ
缓冲层
[0010]16
ꢀꢀꢀꢀꢀ
第一阻障层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
18
ꢀꢀꢀꢀ
第一硬掩模
[0011]20
ꢀꢀꢀꢀꢀ
MESA区域
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22
ꢀꢀꢀꢀ
第二硬掩模
[0012]24
ꢀꢀꢀꢀꢀ
凹槽
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
26
ꢀꢀꢀꢀ
第二阻障层
[0013]28
ꢀꢀꢀꢀꢀ
P型半导体层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
30
ꢀꢀꢀꢀ
保护层
[0014]32
ꢀꢀꢀꢀꢀ
栅极电极
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
34
ꢀꢀꢀꢀ
源极电极
[0015]36
ꢀꢀꢀꢀꢀ
漏极电极
[0016]42
ꢀꢀꢀꢀꢀ
基底
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
44
ꢀꢀꢀꢀ
缓冲层
[0017]46
ꢀꢀꢀꢀꢀ
阻障层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
48
ꢀꢀꢀꢀ
第一硬掩模
[0018]50
ꢀꢀꢀꢀꢀ
第二硬掩模
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
52
ꢀꢀꢀꢀ
MESA区域
[0019]54
ꢀꢀꢀꢀꢀ
第三硬掩模
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
56
ꢀꢀꢀꢀ
凹槽
[0020]58
ꢀꢀꢀꢀꢀ
P型半导体层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
60
ꢀꢀꢀꢀ
保护层
[0021]62
ꢀꢀꢀꢀꢀ
栅极电极
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
64
ꢀꢀꢀꢀ
源极电极
[0022]66
ꢀꢀꢀꢀꢀ
漏极电极
具体实施方式
[0023]请参照图1至图5，图1至图5为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本专利技术其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。
[0024]然后于基底12表面形成一缓冲层14。在一实施例中，缓冲层14包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施例中，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于基底12上形成缓冲层14。
[0025]接着形成一第一阻障层16于缓冲层14表面。在本实施例中第一阻障层16较佳包含III-V族半导体例如氮化铝镓(Al
x
Ga
1-x
N)，其中0<x<1，x较佳小于等于20％，且第一阻障层16较佳包含一由外延成长制作工艺所形成的外延层。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于缓冲层14上形成第一阻障层16。需注意的是，本实施例中第一阻障层16虽直接设置于缓冲层14表面，但依据本专利技术另一实施例又可选择于缓冲层14与第一阻障层16之间额外形成一金属氮化层(图未示)包含例如但不局限于氮化铝，此变化型也属本专利技术所涵盖的范围。随后形成一第一硬掩模18于第一阻障层16表面。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法，其特征在于，包含：形成缓冲层于基底上；形成第一阻障层于该缓冲层上；形成第一硬掩模于该第一阻障层上；去除该第一硬掩模以及该第一阻障层以形成凹槽；形成第二阻障层于该凹槽内；以及形成P型半导体层于该第二阻障层上。2.如权利要求1所述的方法，另包含：图案化该第一硬掩模、该第一阻障层以及该缓冲层；形成第二硬掩模于该第一硬掩模上以及该第一阻障层及该缓冲层侧壁；形成该第二阻障层于该凹槽内；形成该P型半导体层于该第二阻障层上；去除该第二硬掩模；形成保护层于该第一硬掩模上；形成栅极电极于该P型半导体层上；以及形成源极电极以及漏极电极于该栅极电极两侧。3.如权利要求1所述的方法，其中该第一阻障层以及该第二阻障层包含氮化铝镓(Al
x
Ga
1-x
N)。4.如权利要求3所述的方法，其中该第一阻障层以及该第二阻障层包含不同铝浓度。5.如权利要求3所述的方法，其中该第二阻障层的铝浓度小于该第一阻障层的铝浓度。6.如权利要求1所述的方法，其中该第二阻障层厚度小于该第一阻障层厚度。7.如权利要求1所述的方法，其中该P型半导体层侧壁切齐该第二阻障层侧壁。8.一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法，其特征在于，包含：形成缓冲层于基底上；形成阻障层于该缓冲层上；形成第一硬掩模于该阻障层上；形成第二硬掩模于该第一硬掩模上；去除该第二硬掩模以及该第一硬掩模以形成一凹槽；以及形成P型半导体层于该阻障层上。9.如权利要求8所述的方法，另包含：图案化该第二硬掩模、该第一硬掩模、该阻障层以及该缓冲层；形成第三硬掩模于该第二硬掩模上以及该阻障层及该缓冲层侧壁；形...

【专利技术属性】
技术研发人员：张峻铭，黄哲弘，廖文荣，侯俊良，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：