【技术实现步骤摘要】
动态电压供应电路及包括其的非易失性存储器件相关申请的交叉引用本申请要求2019年4月5日提交的申请号为10-2019-0040377的韩国专利申请的优先权,其全部内容通过引用合并于此。
本公开的各种实施例总体而言涉及非易失性存储器件,更具体而言,涉及动态电压供应电路及包括该动态电压供应电路的非易失性存储器件。
技术介绍
半导体存储器件通常根据其数据易失性而被分类为随机存取存储(RAM)器件或只读存储(ROM)器件。RAM器件是易失性存储器件,在电源中断时会丢失其储存的数据。相反,ROM器件是非易失性存储器件,即使它们的电源中断,也保留其储存的数据。根据数据输入方法,即数据编程方法,ROM器件也可以被分类为可编程ROM(PROM)器件或掩模ROM器件。PROM器件可以在没有编程的情况下制造和销售,并且可以在制造后由客户(即,用户)直接编程。在掩模ROM器件的制造期间,可以利用基于用户请求的数据而制造的注入掩模来对掩模ROM器件进行编程。PROM器件可以包括:一次性PROM(OTPROM)器件、可擦除PROM(EPROM)器件和电可擦除PROM(EEPROM)器件。一旦对OTPROM器件进行了编程,就无法更改已编程OTPROM器件中的数据。NMOS晶体管或PMOS晶体管可以用作非易失性存储器件(例如,OTPROM器件)的单元晶体管。当PMOS晶体管用作非易失性存储器件的单元晶体管时,PMOS单元晶体管可以具有关断状态作为其初始状态,并且可以具有导通状态作为其编程状态。可以通过感测连接至选自PMOS ...
【技术保护点】
1.一种动态电压供应电路,其包括:/n电压放大/输出电路,其被配置为接收第一时钟信号和第二时钟信号,以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压;以及/n动态电压输出电路,其被配置为在所述第一时钟信号具有低电平时输出所述动态供电电压,并且被配置为在所述第一时钟信号具有高电平时输出接地电压。/n
【技术特征摘要】
20190405 KR 10-2019-00403771.一种动态电压供应电路,其包括:
电压放大/输出电路,其被配置为接收第一时钟信号和第二时钟信号,以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压;以及
动态电压输出电路,其被配置为在所述第一时钟信号具有低电平时输出所述动态供电电压,并且被配置为在所述第一时钟信号具有高电平时输出接地电压。
2.根据权利要求1所述的动态电压供应电路,其中,所述电压放大/输出电路包括:
第一电容器,其耦接在所述第一时钟信号的供应线与第一节点之间;
第二电容器,其耦接在所述第二时钟信号的供应线与第二节点之间;
第一NMOS晶体管,其具有耦接至所述第二节点的栅极、耦接至供电电压端子的漏极以及耦接至所述第一节点的源极;以及
第二NMOS晶体管,其具有耦接至所述第一节点的栅极、耦接至所述供电电压端子的漏极以及耦接至所述第二节点的源极。
3.根据权利要求2所述的动态电压供应电路,其中,所述第一时钟信号的高电平时段与所述第二时钟信号的高电平时段不重叠。
4.根据权利要求3所述的动态电压供应电路,其中,所述第一时钟信号的高电平时段和所述第二时钟信号的高电平时段交替生成。
5.根据权利要求2所述的动态电压供应电路,其中,所述动态电压输出电路包括:
第一PMOS晶体管,其具有耦接至所述第一时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至所述第二节点的源极;以及
第三NMOS晶体管,其具有耦接至所述第一时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至接地电压端子的源极。
6.根据权利要求2所述的动态电压供应电路,其中,所述动态电压输出电路包括:
第一PMOS晶体管,其具有耦接至所述第二时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至所述第一节点的源极;以及
第三NMOS晶体管,其具有耦接至所述第二时钟信号的供应线的栅极、耦接至所述动态供电电压的输出线的漏极以及耦接至接地电压端子的源极。
7.一种非易失性存储器件,其包括:
动态电压供应电路,其被配置为包括电压放大/输出电路和动态电压输出电路,其中,所述电压放大/输出电路接收第一时钟信号和第二时钟信号,以在所述第一时钟信号具有低电平时生成大于供电电压的动态供电电压,以及其中,所述动态电压输出电路在所述第一时钟信号具有低电平时输出所述动态供电电压,而在所述第一时钟信号具有高电平时输出接地电压。
非易失性存储单元,其耦接在连接至具有所述动态供电电压的动态电压供应线的位线与接地电压端子之间;以及
感测放大电路,其被配置为响应于在所述位线处诱发的位线电压而选择性地输出所述动态供电电压和接地电压中的任意一个。
8.根据权利要求7所述的非易失性存储器件,其中,所述电压放大/输出电路包括:
第一电容器,其耦接在所述第一时钟信号的供应线与第一节点之间;
第二电容器,其耦接在所述第二时钟信号的供应线与第二节点之间;
第一NMOS晶体管,其具有耦接至所述第二节点的栅极、耦接至供电电压端子的漏极以及耦接至所述第一节点的源极;以及
第二NMOS晶体管,其具有耦接至所述第一节点的栅极、耦接至所述供电电压端子的漏极以及耦接至所述第二节点的源极。
9.根据权利要求8所述的非易失性存储器件,其中,所述第一时钟信号的高电平时段与所述第二时钟信号的高电平时段不重叠。
10.根据权利要求9所述的非易失性存储器件,其中,所述第...
【专利技术属性】
技术研发人员:宋贤旻,
申请(专利权)人:爱思开海力士系统集成电路有限公司,
类型:发明
国别省市:韩国;KR
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