半导体装置制造方法及图纸

根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。第1半导体区域具有第1区域及第2区域。第2半导体区域设置在第1区域之上，第3半导体区域设置在第2半导体区域之上。第2电极设置在第3半导体区域之上。栅极电极在第2方向上与第2半导体区域对置。第1导电部设置在第2区域之上，在第3方向上设置有多个。多个第1导电部在第2方向上与栅极电极并排。第2导电部设置在第2区域之上。第2导电部在第3方向上与栅极电极及多个第1导电部并排。

Semiconductor Device

【技术实现步骤摘要】
半导体装置关联申请本申请享受以日本专利申请2018－24047号(申请日：2018年2月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式通常涉及半导体装置。
技术介绍
MOSFET(MetalOxideSemiconductorFieldEffectTransistor)等的半导体装置，作为开关装置使用。MOSFET包括寄生双极晶体管。在该寄生晶体管动作时，半导体装置可能被破坏。因此，希望寄生晶体管不易动作。
技术实现思路
本专利技术的实施方式提供能够抑制寄生晶体管的动作的半导体装置。根据一个实施方式，半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2电极、栅极电极、第1导电部及第2导电部。上述第1半导体区域设置于上述第1电极之上。上述第1半导体区域具有第1区域及包围上述第1区域的第2区域。上述第2半导体区域设置于上述第1区域之上。上述第3半导体区域设置于上述第2半导体区域之上。上述第2电极设置于上述第3半导体区域之上，与上述第2半导体区域及上述第3半导体区域电连接。上述栅极电极，在与从上述第1区域朝向上述第2半导体区域的第1方向垂直的第2方向上，隔着栅极绝缘部与上述第2半导体区域对置。上述第1导电部隔着第1绝缘部设置在上述第2区域之上。上述第1导电部，在与上述第1方向及上述第2方向垂直的第3方向上，彼此分离地设置有多个。多个上述第1导电部在上述第2方向上与上述栅极电极并排，并与上述第2电极或上述栅极电极电连接。上述第2导电部与上述第2电极或上述栅极电极电连接。上述第2导电部，隔着第2绝缘部设置在上述第2区域之上。上述第2导电部在上述第3方向上与上述栅极电极及上述多个第1导电部并排。附图说明图1是表示第1实施方式的半导体装置的俯视图。图2是图1的A－A’剖视图。图3A及图3B是图1的B－B’剖视图及C－C’剖视图。图4A～图4D是表示第1实施方式的半导体装置的制造工序的工序剖视图。图5A～图5D是表示第1实施方式的半导体装置的制造工序的工序剖视图。图6A～图6D是表示第1实施方式的半导体装置的制造工序的工序剖视图。图7A～图7C是例示连接有第1实施方式的半导体装置的电气电路的电路图。图8是表示图7所示的电气电路中的半导体装置中的电流及电压的波形的曲线。图9是示意地表示第1实施方式的半导体装置中的空穴的流动的俯视图。图10是表示第1实施方式的变形例的半导体装置的俯视图。图11是图10的A－A’剖视图。图12是表示第2实施方式的半导体装置的俯视图。图13A及图13B是图12的A－A’剖视图。图14是图12的B－B’剖视图及C－C’剖视图。图15A～图15D是表示第1实施方式的半导体装置的一部分的俯视图及表示第2实施方式的半导体装置的一部分的俯视图。图16是表示第3实施方式的半导体装置的俯视图。具体实施方式(第1实施方式)图1是表示第1实施方式的半导体装置的俯视图。图2是图1的A－A’剖视图。图3A及图3B是图1的B－B’剖视图及C－C’剖视图。图1表示在图2的D－D’线的位置切断后的面。在图1中，省略各半导体区域。半导体装置100例如是MOSFET。半导体装置100如图1～图3所示，具有n－型(第1导电型)半导体区域1(第1半导体区域)、p型(第2导电型)基极区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、p+型接触区域4(第4半导体区域)、n+型漏极区域5(第5半导体区域)、场板电极(以下称为FP电极)10、栅极电极14、第1导电部21、第2导电部22、漏极电极41(第1电极)、源极电极42(第2电极)及栅极衬垫43(第3电极)。在实施方式的说明中，使用XYZ正交坐标系。将从n－型半导体区域1的第1区域1a朝向p型基极区域2的方向设为Z方向(第1方向)。将相对于Z方向垂直且相互正交的2个方向设为X方向(第2方向)及Y方向(第3方向)。另外，为了说明，将从第1区域1a朝向p型基极区域2的方向称为“上”，将其相反方向称为“下”。这些方向，基于第1区域1a与p型基极区域2的位置关系，而与重力的方向无关。在图1中，源极电极42及栅极衬垫43以虚线表示。如图1所示，源极电极42及栅极衬垫43设置在半导体装置100的上表面，互相分离。在源极电极42之下，设置有FP电极10、栅极电极14、第1导电部21及第2导电部22。如图2所示，漏极电极41设置于半导体装置100的下表面。n+型漏极区域5设置于漏极电极41之上，与漏极电极41电连接。n－型半导体区域1设置于n+型漏极区域5之上。n－型半导体区域1具有第1区域1a及包围第1区域1a的第2区域1b。从第1区域1a朝向第2区域1b的方向，与Z方向垂直。p型基极区域2设置于第1区域1a之上。n+型源极区域3及p+型接触区域4设置于p型基极区域2之上。FP电极10隔着绝缘部11设置于第1区域1a之上。栅极电极14隔着绝缘部12设置于FP电极10之上。栅极电极14在X方向上隔着栅极绝缘部15而与n－型半导体区域1的一部分、p型基极区域2及n+型源极区域3中的至少一部分对置。在栅极电极14之上，设置有绝缘部35。栅极电极14与栅极衬垫43电连接。源极电极42的一部分，设置于绝缘部35中，与n+型源极区域3及p+型接触区域4电连接。在图2所示的例子中，p+型接触区域4位于比n+型源极区域3更靠下方。n+型源极区域3在X方向上与源极电极42的一部分并排。源极电极42的电位例如被设定为接地。栅极电极14与源极电极42通过绝缘部35而在电气上分离。FP电极10与源极电极42或者栅极电极14(栅极衬垫43)电连接。p型基极区域2、n+型源极区域3、p+型接触区域4、FP电极10及栅极电极14分别在第1区域1a之上，在X方向上设置多个，在Y方向上延伸。第1导电部21，如图1所示在Y方向上设置有多个。多个第1导电部21互相分离。多个第1导电部21在X方向上与栅极电极14并排。在图1的例子中，第1导电部21还在X方向上设置有多个。多个栅极电极14在X方向上位于多个第1导电部21的一部分与多个第1导电部21的其他的一部分之间。第2导电部22在X方向上延伸。第2导电部22在Y方向上与多个栅极电极14及多个第1导电部21并排。在图1的例子中，第2导电部22在Y方向上设置有多个。多个栅极电极14及多个第1导电部21在Y方向上位于第2导电部22与其他的第2导电部22之间。多个第1导电部21及多个第2导电部22例如以不位于栅极衬垫43之下的方式仅设置在源极电极42之下。如图2所示，第1导电部21隔着第1绝缘部31设置在第2区域1b之上。第1导电部21在X方向及Y方向上，隔着第1绝缘部31与n－型半导体区域1的一部分对置。第1导电部21例如与源极电极42电连接。或者，第1导电部21也可以与栅极电极14及栅极衬垫43电连接。在第1导电部21与p型基极区域2之间的第1绝缘部31中，例如设置有第4导电部24。第4导电部24在X方向上与第1导电部21分离。例如，第4导电部24的X方向上的长度，比第1导电部21的X方向上的长度短。第4导电部24的Z方向上的长度，比第1导电部21的Z方向上的本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：第1电极；第1导电型的第1半导体区域，设置在上述第1电极之上，上述第1半导体区域具有第1区域和包围上述第1区域的第2区域；第2导电型的第2半导体区域，设置在上述第1区域之上；第1导电型的第3半导体区域，设置在上述第2半导体区域之上；第2电极，设置在上述第3半导体区域之上，上述第2电极与上述第2半导体区域及上述第3半导体区域电连接；栅极电极，在与从上述第1区域朝向上述第2半导体区域的第1方向垂直的第2方向上，与上述第2半导体区域隔着栅极绝缘部而对置；第1导电部，在上述第2区域之上隔着第1绝缘部而设置，并与上述第2电极或上述栅极电极电连接，上述第1导电部在与上述第1方向及上述第2方向垂直的第3方向上设置多个，上述多个第1导电部互相分离，上述多个第1导电部在上述第2方向上与上述栅极电极并排；以及第2导电部，与上述第2电极或上述栅极电极电连接，上述第2导电部在上述第2区域之上隔着第2绝缘部而设置，上述第2导电部在上述第3方向上与上述栅极电极及上述多个第1导电部并排。

【技术特征摘要】
2018.02.14 JP 2018-0240471.一种半导体装置，具备：第1电极；第1导电型的第1半导体区域，设置在上述第1电极之上，上述第1半导体区域具有第1区域和包围上述第1区域的第2区域；第2导电型的第2半导体区域，设置在上述第1区域之上；第1导电型的第3半导体区域，设置在上述第2半导体区域之上；第2电极，设置在上述第3半导体区域之上，上述第2电极与上述第2半导体区域及上述第3半导体区域电连接；栅极电极，在与从上述第1区域朝向上述第2半导体区域的第1方向垂直的第2方向上，与上述第2半导体区域隔着栅极绝缘部而对置；第1导电部，在上述第2区域之上隔着第1绝缘部而设置，并与上述第2电极或上述栅极电极电连接，上述第1导电部在与上述第1方向及上述第2方向垂直的第3方向上设置多个，上述多个第1导电部互相分离，上述多个第1导电部在上述第2方向上与上述栅极电极并排；以及第2导电部，与上述第2电极或上述栅极电极电连接，上述第2导电部在上述第2区域之上隔着第2绝缘部而设置，上述第2导电部在上述第3方向上与上述栅极电极及上述多个第1导电部并排。2.如权利要求1所述的半导体装置，其中，上述第1导电部的上述第2方向上的长度，比上述栅极电极的上述第2方向上的长度长。3.如权利要求1所述的半导体装置，其中，上述栅极电极在上述第2方向上设置多个，上述多个栅极电极互相分离，上述第2导电部在上述第3方向上与上述多个栅极电极及上述多个第1导电部并排，上述第1绝缘部彼此间的上述第3方向上的距离，为上述栅极绝缘部彼此间的上述第2方向上的距离以下。4.如权利要求1所述的半导体装置，其中，还具备：多个第3导电部，与上述第2电极或上述栅极电极电连接；及第3电极，设置在上述多个第3导电部之上，与上述栅极电极电连接，上述多个第3导电部在上述第3方向上互相分离，上述多个第3导电部分别在上述第2区域之上隔着第3绝缘部而设置，上述栅极电极的一部分在上述第2方向上，位于上述多个第1导电部的一部分与上述多个第3导电部之间。5.如权利要求4所述的半导体装置，其中，上述多个第3导电部各自的上述第2方向上的长度，比上述多个第1导电部各自的上述第2方向上的长度长。6.如权利要求1所述的半导体装置，其中，还具备设置在上述第1绝缘部中的第4导电部，上述第4导电部在上述第2方向上与上述第1导电部分离。7.如权利要求1所述的半导体装置，其中，上述第1导电部还在上述第2方向上设置多个，上述栅极电极在上述第2方向上，位于多个上述第1导电部的一部分与多个上述第1导电部的其他的一部分之间。8.如权利要求1所述的半导体装置，其中，上述第2导电部在上述第3方向上设置多个，上述栅极电极在上述第3方向上，位于多个上述第2导电部中的1个第2导电部与多个上述第2导电部的其他的1个第2导电部之间。9.如权利要求1所述的半导体装置，其中，还具备在上述第2半导体区域之上设置的第2导电型的第4半导体区域，上述第4半导体区域中的第2导电型的杂质浓度，比上述第2半导体区域中的第2导电型的杂质浓度高。10.如权利要求1所述的半导体装置，其中，还具备在上述第1电极与上述第1半导体区域之间设置，并与上述第1电极电连接的第1导电型的第5半导体区域，上述第5半导体区域中的第1导电型的杂质浓度，比上述第1半导体区域中的第1导电型的杂质浓度高。11.一种半导体装置，具备：第1电极；第1导电型的第1半导体区域，设置在上述第1电极之上，与上述第1电极电连接，上述第1半导体区域具有第1区域和包围上述第1区域的第2区域；第2导电型的多个第2半导体区域，设置在上...

【专利技术属性】
技术研发人员：下村纱矢，小林研也，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP