一种多路高速高频串行数据采集装置制造方法及图纸

本实用新型专利技术公开了一种多路高速高频串行数据采集装置，包括串行数据包处理缓存机构和与所述串行数据包处理缓存机构连接的处理器，所述串行数据包处理缓存机构包括串行数据包采集器和缓存器，所述串行数据包采集器将多路高速高频串行数据进行解码，解码后产生的标志信号输入缓存器，所述缓存器根据标识信号即时更新缓存数据，当处理器需要数据时即可读取。与现有技术相比，本实用新型专利技术由串行数据包接受处理缓存机构和处理器组成，串行接受处理缓存机构通过可编程逻辑器件内逻辑并行实现，满足多路高速高频的串行数据接收需求，由处理器需要时直接读取，基本不占用主处理器时间，而且系统实时性好，功能器化，可扩展性好。

A Multi-Channel High Speed and High Frequency Serial Data Acquisition Device

【技术实现步骤摘要】
一种多路高速高频串行数据采集装置
本技术涉及信号采集
，具体涉及一种多路高速高频串行数据采集装置。
技术介绍
在光电伺服稳定控制系统中，常用陀螺作为系统的惯性传感器件，为增加系统对载体干扰的隔离能力，提高系统的稳定性能，所选的陀螺的带宽较高，其输出的数据更新频率高，位时间短，并且常常需要两路以上的数据接收，普通的控制器或串口专用接收电路无法满足系统实时性要求，如何在不影响系统正常运行的情况下实现超高速、高频、多串口数据的实时采集是系统要解决的难题。
技术实现思路
为解决上述缺陷，本技术的目的在于提供一种多路高速高频串行数据采集装置，采用可编程逻辑器件设计多串口的并行采集、解码、提取和缓存读取架构实现多路可扩展的串行数据采集，系统实时性好，功能器化，可扩展性好。为实现上述目的，本技术采用的技术方案是：一种多路高速高频串行数据采集装置，包括串行数据包处理缓存机构和与所述串行数据包处理缓存机构连接的处理器，所述串行数据包处理缓存机构包括串行数据包采集器和缓存器，所述串行数据包采集器将多路高速高频串行数据进行解码，解码后产生的标志信号输入缓存器，所述缓存器根据标识信号即时更新缓存数据，当处理器需要数据时通过连接有DBUS数据总线、ABUS地址总线、RD读信号、WR写信号及CS片选信号即可读取。进一步地，所述串行数据包采集器包括串行解码元件和数据包提取处理元件，当多路高速高频串行数据进入串行数据包采集器后，经过串行解码元件处理后，将得到的多个单字节数据和采集标识输入数据包提取处理元件中再次进行解码，并解码后产生的标志信号输入缓存器。所述串行数据包处理缓存机构还包括时钟处理器，所述时钟处理器分别为串行数据包采集器和缓存器提供高速时钟。所述时钟处理器包括时钟分配元件，所述时钟分配元件在时钟和设定的波特率条件下，分别为串行数据包采集器和缓存器提供高速时钟。所述串行数据包处理缓存机构内部还设有可编程逻辑器件，该器件能使所述串行数据包处理缓存机构并行采集多路高速高频串行数据。本技术的采集方法包括以下步骤：1）多路高速高频串行数据进入串行数据包处理缓冲机构后，串行数据包采集器中的串行解码元件对上述数据进行解码后，将得到的多个单字节数据和采集标识输入数据包提取处理元件中再次进行解码，并解码后产生的标志信号输入缓存器；2）所述时钟处理器中的所述时钟分配元件在时钟和一定的波特率条件下，分别为串行数据包采集器和缓存器提供高速时钟；3）当处理器需要数据时通过连接有DBUS数据总线、ABUS地址总线、RD读信号、WR写信号及CS片选信号即可读取。进一步地，步骤2）中的波特率通过设置不同的波特率参数实现波特率的变化。本技术采用可编程逻辑器件实现对两路或更多路高速串行数据的采集解析和数据结果缓存，通过处理器外扩总线直接读取可编程逻辑器件内的缓存数据；本技术由串行数据包接受处理缓存机构和处理器组成，串行接受处理缓存机构通过可编程逻辑器件内逻辑并行实现，满足多路高速、高频率的串行数据接收需求，接收到的数据存入缓存，由处理器需要时直接读取，基本不占用主处理器时间，而且系统实时性好，功能器化，可扩展性好，通过修改波特率参数，可实现其他诸如374400bps、460800bps、1843200bps等速率的高速数据实时采集，在内部对器进行简单复制即可实现多于两路的数据采集解析。附图说明下面结合附图及实施例，对本技术的结构和特征作进一步描述。图1是本技术的工作原理示意图。图2是本技术中所述串行数据包处理缓存机构的工作原理示意图。图3是本技术中对多路高速高频串行数据的处理流程。具体实施方式本技术采用可编程逻辑器件实现对两路或更多路高速串行数据的采集解析和数据结果缓存，通过处理器外扩总线直接读取可编程逻辑器件内的缓存数据。参看附图1和图2为本技术的一种实施例，公开了一种多路高速高频串行数据采集装置，包括串行数据包处理缓存机构（FPGA）和与所述串行数据包处理缓存机构连接的处理器(DSP)，串行数据包接受处理缓存机构接收两路串口数据（C1通道和C2通道，但不限于2个通道）,与处理器直接通过DBUS数总线、ABUS地址总线、RD读信号、WR写信号和CS片选信号相连，串行数据包处理缓存机构通过可编程逻辑器件内并行实现，满足多路高速、高频率的串行数据接收需求，接收到的数据存入缓存，由处理器需要时直接读取，基本不占用主处理器时间；其中串行数据包接受处理缓存机构包括串行数据包采集器(U0)、缓存器(U1)及时钟处理器(U3)，时钟处理器(U3)通过时钟分配元件（U30）通过倍频分频，分别为串行数据包采集器(U0)和缓存器(U1)提供高速时钟c1k0和clk1，其中串行数据包采集器(U0)包括串行解码元件(U01)和数据包提取处理元件(U02)，高速串行数据RXD进入串行解码元件(U01)，进行过串行解码后得到的单个字节数据byte和采集标志B_ready送给数据包提取处理元件(U02)解码后得到最终数据data，并产生数据准备好的标志信号D_ready给缓存器(U1)，缓存器(U1)根据标志信号即时更新缓存数据，待主机通过DBUS数总线、ABUS地址总线、RD读信号、WR写信号和CS片选线号读取。本技术在使用时包括以下步骤：1）多路高速高频串行数据通过可编程逻辑器件的处理，使所述串行数据包处理缓存机构能够实现并行采集这些串行数据；2）步骤1）中采集的串行数据在可编程逻辑器内实现信息帧的并行解析；3）解析后得到的数据按照格式要求存在缓存器中，后端处理器（DSP或其他）通过总线按需直接读取缓存中的数据。附图3描述的是本技术中对多路高速高频串行数据的处理流程，以一个典型的串行数据包的接收处理为例描述接收处理流程，传输的一个数据帧包括N个字节，每个字节包括1个起始位，1个停止位，数据位8个，具体步骤如下：S0：进程开始；S1：进程A开始进行位同步信号的实时监测，如果检测到有效的位同步信号则转入S2步骤，否则一致处于S1状态；S2:开始进行后面位数据的逐个采集，当采集的数据位大于等于8时转入S3步骤，否则继续进行位采集；S3：单字节采集完毕，置位采集标志位，进入S4步骤；S4:采集标志位触发进程B开始处理接收的数据；S5:进程B判断本次采集到的数据是否是帧头，如是则转入S6步骤，否则继续进行帧头判断；S6:开始后面数据字节的逐个接收，如果接收的字节数达到N个，则转入S7数据处理步骤，否则继续等待进行数据字节的接收；S7:按照数据帧的协议对接收到的数据字节进行实时解析，解析处理完置数据标志位，转入S8步骤；S8：进入进程C,数据存入缓存；S9:在读取指令的控制下通过总线输出相应的数据；S10:一帧数据的接收输出结束。使用时，通过设置不同的波特率参数可实现灵活波特率变化；设置不同的数据包格式可实现不同格式的数据包解析和数据提取。通过本技术的实施例，可对波特率921600bps，数据帧率2KHz的多路串行数据包实现实时并行接受和解析，上位机处理器可以再2KHz的频率实时读取解析后得数据；通过修改波特率参数，可实现其他诸如374400bps、460800bps、1843200bps等速率的高速数据实时采集本文档来自技高网...

【技术保护点】
1.一种多路高速高频串行数据采集装置，其特征在于：包括串行数据包处理缓存机构和与所述串行数据包处理缓存机构连接的处理器，所述串行数据包处理缓存机构包括串行数据包采集器和缓存器，所述串行数据包采集器将多路高速高频串行数据进行解码，解码后产生的标志信号输入缓存器，所述缓存器根据标识信号即时更新缓存数据，当处理器需要数据时通过连接有DBUS数据总线、ABUS地址总线、RD读信号、WR写信号及CS片选信号即可读取。

【技术特征摘要】
1.一种多路高速高频串行数据采集装置，其特征在于：包括串行数据包处理缓存机构和与所述串行数据包处理缓存机构连接的处理器，所述串行数据包处理缓存机构包括串行数据包采集器和缓存器，所述串行数据包采集器将多路高速高频串行数据进行解码，解码后产生的标志信号输入缓存器，所述缓存器根据标识信号即时更新缓存数据，当处理器需要数据时通过连接有DBUS数据总线、ABUS地址总线、RD读信号、WR写信号及CS片选信号即可读取。2.根据权利要求1所述的多路高速高频串行数据采集装置，其特征在于：所述串行数据包采集器包括串行解码元件和数据包提取处理元件，当多路高速高频串行数据进入串行数据包采集器后，经过串行解码元件处理后，将得到的多个单字节...

【专利技术属性】
技术研发人员：周磊，李玉松，王亚会，黄彦海，李红玉，
申请(专利权)人：河南中光学集团有限公司，
类型：新型
国别省市：河南,41