一种缓冲接口电路及基于该电路传输数据的方法和应用技术

本发明专利技术的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。

A Buffer Interface Circuit and the Method and Application of Data Transmission Based on the Circuit

【技术实现步骤摘要】
一种缓冲接口电路及基于该电路传输数据的方法和应用
本专利技术属于集成电路设计领域，涉及一种缓冲接口电路及基于该电路传输数据的方法和应用。
技术介绍
在大规模多时钟域复杂芯片中，接口电路的性能通常决定着数据访问带宽和系统运行效率。设计一款兼顾速度、灵活性、可靠性且简单易用的高速接口电路往往是芯片设计的关键点。传统的缓冲接口电路，通常基于fifo结构或双端口ram结构结合硬件控制电路实现。硬件控制电路的控制策略和实现方式决定着接口缓冲电路的传输效率和性能。传统设计通常采用分时访问策略，两个时钟域的控制电路分时访问fifo或者ram，在保证数据正确的前提下实现两个时钟域下数据的交互。然而这种结构的问题是数据传输效率不高，当接口一端的控制结构在访问数据区时，另外一端的控制结构处于等待状态，只有当一端访问完成后，另一端访问才能开始。这对于数据传输速率要求较高的外设来说通常是影响性能的瓶颈。若采取接口两端同时访问缓冲区的策略，如何在保证数据的一致性和正确性的前提下提高传输效率往往是设计的关键。另外，在当前的大规模芯片SoC/MCU系统中，多级系统总线结构已成为常态，在某些应用场景下，外设模块需要支持多级总线系统的访问，设计一种可靠、高效率且简单易用的高速缓冲接口结构，满足系统内多级总线的高效率传输需求，已经成为芯片系统设计中的关键问题。
技术实现思路
本专利技术针对高性能SoC/MCU系统中多级总线结构对高速外设多层次访问需求，同时针对传统分时访问策略下缓冲区访问效率不高的情况，提出一种缓冲接口电路及基于该电路传输数据的方法和应用，实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下实现了性能的和效率的提升，有效的解决了目前超大规模复杂芯片如SoC、MCU等内部多级总线主机和外设接口之间数据高效率传输的问题。本专利技术是通过以下技术方案来实现：一种缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块一端连接片内一级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道一访问控制模块通过同步一模块与外设访问缓冲区控制模块进行控制信息交互；通道二访问控制模块一端连接片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道二访问控制模块通过同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块一端连接双端口缓冲区，另一端连接外设模块；双端口缓冲区包括BUF1和BUF2两个半区；MUX单元通过通道选择寄存器控制，通道选择寄存器驱动的SEL信号选择通道一访问控制模块或通道二访问控制模块控制信号选通到双端口缓冲区；通道一访问控制模块和通道二访问控制模块分别包含对应的配置寄存器和状态寄存器。进一步，双端口缓冲区共有2n个地址，片内总线访问控制和外设访问缓冲区控制模块的寻址范围为n个地址；访问过程中，在同一时刻，双端口缓冲区的一个半区对应PORT1端的信号控制访问，另一个半区对应PORT2端的信号控制访问，数据传输过程中，PORT1和PORT2控制的双端口缓冲区的半区不断进行循环切换。进一步，双端口缓冲区采用带字节使能或位使能的RAM结构，或采用多个低位宽RAM拼接成整块RAM的结构。进一步，通道一访问控制模块和通道二访问控制模块均与外设访问缓冲区控制模块采用同步后的脉冲握手信号交互的控制方式，脉冲握手信号包括r1、f1、gnt1、req1、r2、f2、gnt2和req2信号。进一步，通道一访问控制模块作为片内一级总线主机，控制一级总线数据和外设数据交互；通道二访问控制模块作为片内二级总线从机，接收片内二级总线主机的控制和数据并完成外设和总线之间的数据交互。进一步，同步一模块和同步二模块均采用pls2pls结构。进一步，配置寄存器、状态寄存器以及通道选择寄存器均由片内二级总线访问配置；在通道一访问控制模块内部完成一级总线时钟域下控制信号与二级总线时钟域下配置寄存器和状态寄存器信号的同步处理。本专利技术还公开了基于所述的缓冲接口电路将数据从片内总线传输到外设的方法，首先完成通道选择寄存器的初始化，MUX单元决定通道一访问控制模块或通道二访问控制模块控制双端口缓冲区；如果通道选择访问通道一访问控制模块，具体包括以下步骤：(1)初始化通道一访问控制模块的配置寄存器和状态寄存器；(2)传输开始后，通道一访问控制模块作为片内一级总线主机，将一级总线数据写入双端口缓冲区的BUF1半区中，完成操作后输出标志脉冲信号并同时将配置信息给外设访问缓冲区控制模块，同时通道一访问控制模块寻址区间跳至BUF2半区继续进行第二帧数据写入；外设访问缓冲区控制模块接收到标志信号以及传输配置信息后，外设访问缓冲区控制模块寻址区间跳至BUF1半区，将第一帧数据读出并传输给外设模块，操作完成后寻址区间跳转至BUF2半区并将完成标志脉冲信号传输给通道一访问控制模块；通道一访问控制模块完成第二帧数据写入且接收到外设访问缓冲区控制模块完成第一帧数据传输的标志信号后，跳回BUF1半区继续进行第三帧数据传输，外设访问缓冲区控制模块接收到通道一访问控制模块的第二帧数据完成标志后访问BUF2半区，进行第二帧数据从双端口缓冲区到外设模块的传输；以此类推，完成后续多帧数据传输；如果通道选择访问通道二访问控制模块，具体包括以下步骤：(1)初始化通道二访问控制模块的配置寄存器和状态寄存器；(2)传输开始后，通道二访问控制模块作为片内二级总线从机，接收二级总线主机写操作将数据写入双端口缓冲区的BUF1半区中，完成操作后输出标志脉冲信号并同时将配置信息给外设访问缓冲区控制模块，同时通道二访问控制模块寻址区间跳至BUF2半区，继续接收二级总线主机写操作将第二帧数据写入BUF2半区；外设访问缓冲区控制模块接收到标志信号以及传输配置信息后，外设访问缓冲区控制模块寻址区间跳至BUF1半区，将第一帧数据读出并传输给外设模块，操作完成后寻址区间跳转至BUF2半区并将完成标志脉冲信号传输给通道二访问控制模块；通道二访问控制模块完成第二帧数据写入且接收到外设访问缓冲区控制模块完成第一帧数据传输的标志信号后，跳回BUF1半区，此时，通道二访问控制模块继续接收二级总线主机写操作进行第三帧数据传输，外设访问缓冲区控制模块接收到通道二访问控制模块的第二帧数据完成标志后访问BUF2半区，进行第二帧数据从双端口缓冲区到外设模块的传输；以此类推，完成后续多帧数据传输。本专利技术还公开了基于所述的缓冲接口电路将数据从外设传输到片内总线的方法，首先完成通道选择寄存器的初始化，MUX单元决定通道一访问控制模块或通道二访问控制模块控制双端口缓冲区；如果通道选择访问通道一访问控制模块，具体包括以下步骤：(1)初始化通道一访问控制模块的配置寄存器和状态寄存器；(2)传输开始后，通道一访问控制模块发送第一帧请求脉冲标志信号给外设访问缓冲区控制模块，同时发送配置信息给外设访问缓冲区控制模块；外设访问缓冲区控制模块接收到标志信号和配置信息后，将外设模块中的第一帧数据读出并写入到双端口缓冲区的BUF1半区，完成操作后将完成标志脉冲信号经过同步一模块传输给通道一访问控制模块，同时访问地址区间跳本文档来自技高网...

【技术保护点】
1.一种缓冲接口电路，其特征在于，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块一端连接片内一级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道一访问控制模块通过同步一模块与外设访问缓冲区控制模块进行控制信息交互；通道二访问控制模块一端连接片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道二访问控制模块通过同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块一端连接双端口缓冲区，另一端连接外设模块；双端口缓冲区包括BUF1和BUF2两个半区；MUX单元通过通道选择寄存器控制，通道选择寄存器驱动的SEL信号选择通道一访问控制模块或通道二访问控制模块控制信号选通到双端口缓冲区；通道一访问控制模块和通道二访问控制模块分别包含对应的配置寄存器和状态寄存器。

【技术特征摘要】
1.一种缓冲接口电路，其特征在于，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块一端连接片内一级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道一访问控制模块通过同步一模块与外设访问缓冲区控制模块进行控制信息交互；通道二访问控制模块一端连接片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接，且通道二访问控制模块通过同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块一端连接双端口缓冲区，另一端连接外设模块；双端口缓冲区包括BUF1和BUF2两个半区；MUX单元通过通道选择寄存器控制，通道选择寄存器驱动的SEL信号选择通道一访问控制模块或通道二访问控制模块控制信号选通到双端口缓冲区；通道一访问控制模块和通道二访问控制模块分别包含对应的配置寄存器和状态寄存器。2.根据权利要求1所述的缓冲接口电路，其特征在于，双端口缓冲区共有2n个地址，片内总线访问控制和外设访问缓冲区控制模块的寻址范围为n个地址；访问过程中，在同一时刻，双端口缓冲区的一个半区对应PORT1端的信号控制访问，另一个半区对应PORT2端的信号控制访问，数据传输过程中，PORT1和PORT2控制的双端口缓冲区的半区不断进行循环切换。3.根据权利要求1所述的缓冲接口电路，其特征在于，双端口缓冲区采用带字节使能或位使能的RAM结构，或采用多个低位宽RAM拼接成整块RAM的结构。4.根据权利要求1所述的缓冲接口电路，其特征在于，通道一访问控制模块和通道二访问控制模块均与外设访问缓冲区控制模块采用同步后的脉冲握手信号交互的控制方式，脉冲握手信号包括r1、f1、gnt1、req1、r2、f2、gnt2和req2信号。5.根据权利要求1所述的缓冲接口电路，其特征在于，通道一访问控制模块作为片内一级总线主机，控制一级总线数据和外设数据交互；通道二访问控制模块作为片内二级总线从机，接收片内二级总线主机的控制和数据并完成外设和总线之间的数据交互。6.根据权利要求1所述的缓冲接口电路，其特征在于，同步一模块和同步二模块均采用pls2pls结构。7.根据权利要求1所述的缓冲接口电路，其特征在于，配置寄存器、状态寄存器以及通道选择寄存器均由片内二级总线访问配置；在通道一访问控制模块内部完成一级总线时钟域下控制信号与二级总线时钟域下配置寄存器和状态寄存器信号的同步处理。8.基于权利要求1～7任意一项所述的缓冲接口电路将数据从片内总线传输到外设的方法，其特征在于，首先完成通道选择寄存器的初始化，MUX单元决定通道一访问控制模块或通道二访问控制模块控制双端口缓冲区；如果通道选择访问通道一访问控制模块，具体包括以下步骤：(1)初始化通道一访问控制模块的配置寄存器和状态寄存器；(2)传输开始后，通道一访问控制模块作为片内一级总线主机，将一级总线数据写入双端口缓冲区的BUF1半区中，完成操作后输出标志脉冲信号并同时将配置信息给外设访问缓冲区控制模块，同时通道一访问控制模块寻址区间跳至BUF2半区继续进行第二帧数据写入；外设访问缓冲区控制模块接收到标志信号以及传输配置信息后，外设访问缓冲区控制模块寻址区间跳至BUF1半区，将第一帧数据读出并传输给外设模块，操作完成后寻址区间跳转至BUF2半区并将完成标志脉冲信号传输给通道一访问控制模块；通道一访问控制模块完成第二帧数据写入且接收到外设访问缓冲区控制模块完成第一帧数据传输的标志信号后，跳回BUF1半区继续进行第三帧数据传输，外设访问缓冲区控制模块接收到通道一访问控制模块的第二帧数据完成标志后访问BUF2半区，进行第二帧数据从双端口缓冲区到外设模块的传输；以此类推，完成后续多帧数据传输；如果通道选择访问通道二访问控制模块，具体包括以下步骤：(1)初始化通道二访问控制模块的配置寄存器和状态寄存器；(2)传输开始后，通道二访问控制模块作为片内二级总线从机，接收二级总线主机写操作将数据写入双端口缓冲区的BUF1半区中，完成操作后输出标志脉冲信号并同时将配置信息给外...

【专利技术属性】
技术研发人员：罗敏涛，娄冕，崔媛媛，李磊，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61