异步复位触发器验证电路以及集成电路验证装置制造方法及图纸

本发明专利技术公开了一种异步复位触发器验证电路以及集成电路验证装置，所述异步复位触发器验证电路包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；所述第一逻辑电路包括第一D触发器、或门以及第一反相器；所述第二逻辑电路包括第二D触发器和第二反相器。本发明专利技术提供的异步复位触发器验证电路以及集成电路验证装置，减小了进行功能验证占用的电路面积，缩短了测试时间。

【技术实现步骤摘要】
异步复位触发器验证电路以及集成电路验证装置
本专利技术涉及集成电路
，具体涉及一种异步复位触发器验证电路以及集成电路验证装置。
技术介绍
在数字电路中，各种信息都是用二进制这一基本工作信号来表示的，触发器是存放这种信号的基本单元。由于触发器结构简单、工作可靠，在触发器的基础上能演变出许多的其他应用电路，因而触发器被广泛运用。特别是时钟控制的触发器为同时控制多个触发器的工作状态提供了条件，它是时序电路的基础单元电路，常被用来构造信息的传输、缓冲、锁存电路及其他常用电路。图1为异步复位D触发器的结构示意图，所述D触发器包括数据输入端D、时钟输入端CK、复位端RN以及输出端Q。在时钟信号的上升沿到来时，所述输出端Q的状态取决于所述上升沿到来之前所述输出端Q的状态。因此，所述D触发器具有置“0”和置“1”两种功能。所述D触发器的应用很广，可用作数字信号的寄存、移位寄存、分频以及波形发生器等。现有技术中，对所述D触发器进行功能验证是通过片外测试完成，需要将所述D触发器的各个端口引出，并通过遍历图2所示的D触发器的真值表中所有测试向量实现验证。这种验证方法需要消耗较多的资源，包括芯片引出四个端口带来的面积消耗以及四组测试向量带来的测试时间消耗。
技术实现思路
本专利技术所要解决的是对异步复位D触发器进行功能验证占用电路面积大、测试时间长的问题。本专利技术通过下述技术方案实现：一种异步复位触发器验证电路，包括第一D触发器、或门以及第一反相器；所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述异步复位触发器验证电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述异步复位触发器验证电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端。可选的，所述异步复位触发器验证电路的输入端适于接收周期信号。基于同样的专利技术构思，本专利技术提供另一种异步复位触发器验证电路，包括第二D触发器和第二反相器；所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述异步复位触发器验证电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述异步复位触发器验证电路的输出端。可选的，所述异步复位触发器验证电路的输入端适于接收周期信号。基于同样的专利技术构思，本专利技术提供另一种异步复位触发器验证电路，包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；所述第一逻辑电路包括第一D触发器、或门以及第一反相器，所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述第一逻辑电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述第一逻辑电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端；所述第二逻辑电路包括第二D触发器和第二反相器，所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述第二逻辑电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述第二逻辑电路的输出端。可选的，所述第一逻辑电路的输入端作为所述异步复位触发器验证电路的输入端，所述第一逻辑电路的输出端连接所述第二逻辑电路的输入端，所述第二逻辑电路的输出端作为所述异步复位触发器验证电路的输出端。可选的，所述第二逻辑电路的输入端作为所述异步复位触发器验证电路的输入端，所述第二逻辑电路的输出端连接所述第一逻辑电路的输入端，所述第一逻辑电路的输出端作为所述异步复位触发器验证电路的输出端。可选的，所述异步复位触发器验证电路的输入端适于接收周期信号。可选的，所述数字信号“1”的幅度为电源电压。基于同样的专利技术构思，本专利技术提供一种集成电路验证装置，包括数据分配器、数据选择器以及M个验证模块，所述M个验证模块中至少一个为上述异步复位触发器验证电路，M为不小于2的整数；所述数据分配器的数据输入端作为所述集成电路验证装置的输入端，所述数据分配器的每个地址端对应连接所述数据选择器的一个地址端并用于接收一路地址信号，所述数据分配器的每个输出端对应连接一个验证模块的输入端，所述数据选择器的每个输入端对应连接一个验证模块的输出端，所述数据选择器的输出端作为所述集成电路验证装置的输出端。本专利技术与现有技术相比，具有如下的优点和有益效果：本专利技术提供的异步复位触发器验证电路，通过将异步复位触发器构建成只有一个输入端和一个输出端的逻辑电路，只需要引出两个端口、配置两组测试向量就可以完成对异步复位触发器的功能验证，因而减小了进行功能验证占用的电路面积，缩短了测试时间。本专利技术提供的集成电路验证装置，通过设置数据分配器和数据选择器，可以实现多个验证模块的大规模验证，提高验证效率。附图说明此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：图1为异步复位D触发器的结构示意图；图2为异步复位D触发器的真值表示意图；图3为本专利技术一种实施例的异步复位触发器验证电路的结构示意图；图4为图3所示的异步复位触发器验证电路的测试向量的示意图；图5为本专利技术另一种实施例的异步复位触发器验证电路的结构示意图；图6为图5所示的异步复位触发器验证电路的测试向量的示意图；图7为本专利技术又一种实施例的异步复位触发器验证电路的结构示意图；图8为本专利技术再一种实施例的异步复位触发器验证电路的结构示意图；图9为图7和图8所示的异步复位触发器验证电路的测试向量的示意图；图10为本专利技术实施例的集成电路验证装置的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本专利技术作进一步的详细说明，本专利技术的示意性实施方式及其说明仅用于解释本专利技术，并不作为对本专利技术的限定。实施例1本实施例提供一种异步复位触发器验证电路，图3是所述异步复位触发器验证电路的结构示意图，所述异步复位触发器验证电路包括第一D触发器31、或门32以及第一反相器33。具体地，所述第一D触发器31的数据输入端D接收数字信号“1”，所述第一D触发器31的时钟输入端CK连接所述或门32的第一输入端并作为所述异步复位触发器验证电路的输入端IN1，所述第一D触发器31的复位端RN连接所述或门32的输出端，所述第一D触发器31的输出端Q连接所述第一反相器33的输入端并作为所述异步复位触发器验证电路的输出端OUT1，所述第一反相器33的输出端连接所述或门32的第二输入端。对所述第一D触发器31进行功能验证时，所述异步复位触发器验证电路的输入端IN1接收周期信号，所述周期信号可以为时钟信号。以下结合图4所示的测试向量对所述异步复位触发器验证电路的工作原理进行说明：假设所述第一D触发器31的复位端RN的初始状态为数字信号“0”，则所述第一D触发器31的输出端Q被置为数字信号“0”，无论所述第一D触发器31的时钟输入端CK为何值，所述第一D触发器31的复位端RN被置为数字信号“1本文档来自技高网...

【技术保护点】
1.一种异步复位触发器验证电路，其特征在于，包括第一D触发器、或门以及第一反相器；所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述异步复位触发器验证电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述异步复位触发器验证电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端。

【技术特征摘要】
1.一种异步复位触发器验证电路，其特征在于，包括第一D触发器、或门以及第一反相器；所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述异步复位触发器验证电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述异步复位触发器验证电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端。2.根据权利要求1所述的异步复位触发器验证电路，其特征在于，所述异步复位触发器验证电路的输入端适于接收周期信号。3.一种异步复位触发器验证电路，其特征在于，包括第二D触发器和第二反相器；所述第二D触发器的数据输入端连接所述第二反相器的输出端，所述第二D触发器的时钟输入端作为所述异步复位触发器验证电路的输入端，所述第二D触发器的复位端接收数字信号“1”，所述第二D触发器的输出端连接所述第二反相器的输入端并作为所述异步复位触发器验证电路的输出端。4.根据权利要求3所述的异步复位触发器验证电路，其特征在于，所述异步复位触发器验证电路的输入端适于接收周期信号。5.一种异步复位触发器验证电路，其特征在于，包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；所述第一逻辑电路包括第一D触发器、或门以及第一反相器，所述第一D触发器的数据输入端接收数字信号“1”，所述第一D触发器的时钟输入端连接所述或门的第一输入端并作为所述第一逻辑电路的输入端，所述第一D触发器的复位端连接所述或门的输出端，所述第一D触发器的输出端连接所述第一反相器的输入端并作为所述第一逻辑电路的输出端，所述第一反相器的输出端连接所述或门的第二输入端；所述第二逻辑电路...

【专利技术属性】
技术研发人员：闫珍珍，刘海南，郭燕萍，许婷，卜建辉，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11