一种异步电路自动延迟匹配的方法技术

本发明专利技术能够实现为基于Click单元的捆绑数据异步电路进行自动的延迟匹配，以使其能够正常工作。捆绑数据的异步电路需要进行延迟匹配以使得电路能够正常工作，但设计者无法直接使用成熟的商业EDA工具来完成这项工作。为了解决这个问题，本发明专利技术提供一种能够基于Synopsys Design Compiler(DC)工具捕捉所有时序路径并自动对基于Click单元的捆绑数据异步电路进行延迟匹配的方法。本发明专利技术能够自动地为捆绑数据异步电路进行延迟匹配以使异步电路能够正常工作，大大减小了异步电路设计难度。

A Method of Automatic Delay Matching for Asynchronous Circuits

The invention can realize automatic delay matching for bundled data asynchronous circuit based on Click unit, so that it can work normally. Asynchronous circuits bundled with data need delay matching to make the circuit work properly, but designers can not directly use mature commercial EDA tools to complete this work. To solve this problem, the present invention provides a method that can capture all sequential paths based on Synopsys Design Compiler (DC) tool and automatically delay matching the bundled data asynchronous circuit based on Click cell. The invention can automatically perform delay matching for the bundled data asynchronous circuit to enable the asynchronous circuit to work normally, and greatly reduces the difficulty of the asynchronous circuit design.

【技术实现步骤摘要】
一种异步电路自动延迟匹配的方法
本专利技术属于集成电路设计
，特别涉及一种异步电路自动延迟匹配的方法。
技术介绍
随着集成电路制造工艺的不断提升，异步电路与同步电路相比，有低功耗，高速度及无时钟分配问题等优点。然而，异步电路由于种类较多，并且不同类型的异步电路在设计方法上有差异，加之成熟的EDA工具仅仅支持同步电路设计，这些都给异步电路设计带来了困难。基于Click单元的捆绑数据异步电路与同步电路最为相似，因此可以借助成熟的EDA工具进行设计。捆绑数据异步电路设计需要进行延时匹配才能使得电路满足时序约束，让电路能够正常工作。由于没有时钟，因此DC工具无法捕捉捆绑数据异步电路中的时序路径，这给延迟匹配带来了困难。
技术实现思路
为了克服上述现有技术的缺点，减小异步电路设计的难度，本专利技术的目的在于提供一种异步电路自动延迟匹配的方法，基于与同步电路最为接近的Click单元的捆绑数据异步电路结构，可以借助成熟的EDA工具进行设计，能够实现异步电路的自动延迟匹配。为了实现上述目的，本专利技术采用的技术方案是：一种异步电路自动延迟匹配的方法，使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述，然后使用DC工具进行综合，综合的过程中，在异步电路控制单元之间插入延迟链以使得异步电路能够满足时序要求，其特征在于，在综合的Tcl脚本中创建时钟，以自动捕捉电路中所有的时序路径，再通过Tcl脚本进行自动延迟匹配。所述Click单元采用的是两相位的握手协议，即request信号的每一次翻转都代表一次请求，每一次request请求Click单元都会产生一个fire脉冲信号，所述fire脉冲信号能够当作是时钟，用来进行捕捉和存储数据，基于Click单元的捆绑数据异步电路中，i_r1作为输入请求信号，其每一次翻转都会产生一个脉冲信号fire1，并且其每一次翻转都能传输到i_r2，作为第二级的请求信号，i_r2的每一次翻转都会产生一个脉冲信号fire2，fire1信号和fire2信号充当时钟，对数据进行捕捉和存储。所述使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述的方式是对Click单元进行例化，将Click单元所产生的fire信号当成时钟。其他的对异步电路的硬件描述方式与同步电路相同。所述使用DC工具进行综合是通过脚本来完成的，综合脚本中包含一些命令来指明电路应该要被怎样综合。所述在异步电路控制单元之间插入延迟链是通过DC工具中的set_min_delay命令来实现的。所述时钟的创建可根据Click单元产生的fire信号，及fire信号之间的关系来进行，其中fire信号之间的关系体现在waveform上面。例如，fire1和fire2有5ns延迟，并且其脉宽为2，则时钟的创建，一个是{02}，另一个是{57}，大括号里面前面的数字表示上升沿的时间，后面数字表示下降沿的时间。即使是n个脉冲信号，也可以参照该方法进行时钟的创建。当所述Click单元为三个时，在综合的Tcl脚本中创建时钟的方式如下：create_clock–period30-namefire1–waveform{02}[get_pinsclick1/fire]create_clock–period30-namefire2–waveform{57}[get_pinsclick2/fire]create_clock–period30-namefire3–waveform{1012}[get_pinsclick3/fire]set_min_delay5../..set_min_delay5../..。在获取电路中所有的延迟路径后，通过Tcl脚本进行自动延迟匹配的方法如下：在初始时，假设电路有n条时序路径，在Tcl中创建n个变量，先假设所有的路径延迟都是相同的，即把所有的变量值设置成为相同的值作为延时，以这个相同的延时来进行时钟的创建，从而获取所有的时序路径，然后使用命令来观察每条路径的延时及slack，再进行n个变量的调整，并基于此进行延时匹配，对电路进行再次综合，而后再检查时序，直到电路满足需求。本专利技术通过在综合的Tcl脚本中巧妙地进行时钟的创建，自动捕捉电路中所有的时序路径；再通过Tcl脚本进行自动的延迟匹配。大大降低了异步电路设计的难度，实现了基于Click单元的捆绑数据异步电路的自动延迟匹配。与现有技术相比，本专利技术能够实现为基于Click单元的捆绑数据异步电路进行自动的延迟匹配，以使其能够正常工作。捆绑数据的异步电路需要进行延迟匹配以使得电路能够正常工作，但设计者无法直接使用成熟的商业EDA工具来完成这项工作。为了解决这个问题，本专利技术提供一种能够基于SynopsysDesignCompiler(DC)工具捕捉所有时序路径并自动对基于Click单元的捆绑数据异步电路进行延迟匹配的方法。本专利技术能够自动地为捆绑数据异步电路进行延迟匹配以使异步电路能够正常工作，大大减小了异步电路设计难度。附图说明图1为本专利技术所使用的Click单元电路原理图。图2为本专利技术所使用的Click单元波形图。图3为本专利技术所使用的基于Click单元的捆绑数据异步电路。图4为本专利技术中所使用的Click单元产生的fire信号关系的示意图。图5为本专利技术所使用的自动为异步电路进行延迟匹配的方法，图中的th表示阈值，它的选取需要考虑布局布线后的线延迟。具体实施方式下面结合附图和实施例详细说明本专利技术的实施方式。Click单元的结构如图1所示，其波形图如图2所示。从图1和图2可以看出，Click单元采用的是两相位的握手协议，即request信号的每一次翻转都代表一次请求。每一次request请求Click单元都会产生一个fire脉冲信号。这个fire脉冲信号实际上可以当作是时钟，用来进行捕捉和存储数据。使用Click单元可以设计捆绑数据异步电路，电路的结构如图3所示，“捆绑数据”是指数据信号采用布尔型数值，请求(request)和应答(acknowledge)线相互分开并且与数据捆绑在一起。在图3所示的电路中，i_r1作为输入请求信号，其每一次翻转都会产生一个脉冲信号fire1，并且其每一次翻转都能传输到i_r2，作为第二级的请求信号。在图3所示的电路中，fire1信号和fire2信号实际上充当了时钟，来对数据进行捕捉和存储。可以从图3中看出，为了使得fire2信号脉冲产生时其D触发器的输入数据能够准备好，需要在两级的请求信号之间插入延迟链，并且应该使得延迟链的延迟大于下面的组合逻辑电路的延迟。这样的操作叫作延迟匹配。进行延迟匹配必须获得两级fire信号之间的时序路径，由于异步电路没有时钟，所以无法获取两级fire之间的时序路径。为了解决这个问题，我们提出一种方法，即把fire信号当成是时钟，并在Tcl综合的脚本中为这些fire信号创建时钟，这样综合工具就能捕捉到两级之间的时序路径。假设一个电路中有三个Click控制单元，并且假设fire信号之间的关系如图4所示。则可以在综合的Tcl脚本中通过如下方式创建时钟并进行延迟链的插入。create_clock–period30-namefire1–waveform{02}[get_pinsclick1/fire]crea本文档来自技高网...

【技术保护点】
1.一种异步电路自动延迟匹配的方法，使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述，然后使用DC工具进行综合，综合的过程中，在异步电路控制单元之间插入延迟链以使得异步电路能够满足时序要求，其特征在于，在综合的Tcl脚本中创建时钟，以自动捕捉电路中所有的时序路径，再通过Tcl脚本进行自动延迟匹配。

【技术特征摘要】
1.一种异步电路自动延迟匹配的方法，使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述，然后使用DC工具进行综合，综合的过程中，在异步电路控制单元之间插入延迟链以使得异步电路能够满足时序要求，其特征在于，在综合的Tcl脚本中创建时钟，以自动捕捉电路中所有的时序路径，再通过Tcl脚本进行自动延迟匹配。2.根据权利要求1所述异步电路自动延迟匹配的方法，其特征在于，所述Click单元采用的是两相位的握手协议，即request信号的每一次翻转都代表一次请求，每一次request请求Click单元都会产生一个fire脉冲信号，所述fire脉冲信号能够当作是时钟，用来进行捕捉和存储数据，基于Click单元的捆绑数据异步电路中，i_r1作为输入请求信号，其每一次翻转都会产生一个脉冲信号fire1，并且其每一次翻转都能传输到i_r2，作为第二级的请求信号，i_r2的每一次翻转都会产生一个脉冲信号fire2，fire1信号和fire2信号充当时钟，对数据进行捕捉和存储。3.根据权利要求1所述异步电路自动延迟匹配的方法，其特征在于，所述使用Verilog代码对基于Click单元的捆绑数据异步电路进行硬件描述的方式是对Click单元进行例化，将Click单元所产生的fire信号当成时钟。其他的对异步电路的硬件描述方式与同步电路相同。4.根据权利要求1所述异步电路自动延迟匹配的方法，其特征在于，所述使用DC工具进行综合是通过脚本来完成的。5.根据权利要求1所述异步电路自动延迟匹配的方法，其特征在于，所述在异步电路控制单元之间插入延迟链是通过DC工具中的set_min_delay命令来实现的。6....

【专利技术属性】
技术研发人员：陈虹，吴辉，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京,11