像素记忆电路及其驱动方法、阵列基板和显示装置制造方法及图纸

本公开涉及像素记忆电路。该像素记忆电路包括开关子电路(102)和数据输入子电路(104)。数据输入子电路(104)包括第一浮栅晶体管(Tf1)和第二浮栅晶体管(Tf2)。数据输入子电路(104)构造为在开关子电路(102)的控制下将数据信号从多条数据线(106,108)中的一条传送至像素电极(110)。

Pixel Memory Circuit and Its Driving Method, Array Substrate and Display Device

The present disclosure relates to a pixel memory circuit. The pixel memory circuit includes a switch sub-circuit (102) and a data input sub-circuit (104). The data input sub-circuit (104) includes a first floating gate transistor (Tf1) and a second floating gate transistor (Tf2). The data input sub-circuit (104) is constructed to transmit data signals from one of the multiple data lines (106, 108) to the pixel electrode (110) under the control of the switching sub-circuit (102).

【技术实现步骤摘要】
【国外来华专利技术】像素记忆电路及其驱动方法、阵列基板和显示装置相关申请的交叉引用本申请要求于2018年4月26日提交的中国专利申请No.201810387124.8的优先权，其公开通过引用整体合并于此。
本公开涉及电路，具体地，涉及像素记忆(memory-in-pixel)电路及其驱动方法、阵列基板和显示装置。
技术介绍
最近，智能可穿戴设备的发展对显示面板提出了很高的要求。在显示面板中使用像素记忆技术是更节能显示技术的新趋势。然而，现在像素记忆技术基于CMOS工艺，使用像素记忆技术的像素电路工艺复杂且合格率低，从而增加了像素记忆技术的成本，并且限制了像素记忆技术的发展和应用范围。
技术实现思路
因此，本公开的一个示例是一种像素记忆电路。该像素记忆电路包括开关子电路和数据输入子电路。数据输入子电路可以包括第一浮栅晶体管和第二浮栅晶体管。数据输入子电路可以构造为在开关子电路的控制下将数据信号从多条数据线中的一条传送至像素电极。本公开的另一示例是一种阵列基板。该阵列基板包括多个像素单元。像素单元中的至少一个包括根据本公开的一个实施例的像素记忆电路。本公开的另一示例是一种显示装置，其包括根据本公开的一个实施例的阵列基板。本公开的又一示例是一种像素记忆电路的驱动方法，该像素记忆电路是根据本公开的一个实施例的像素记忆电路。像素记忆电路包括开关子电路和数据输入子电路。数据输入子电路包括第一浮栅MOSFET和第二浮栅MOSFET。所述驱动方法包括传送步骤，用于在栅线的栅信号的控制下通过开关子电路将控制信号从多个控制信号端传送至数据输入子电路；以及通过数据输入子电路将数据信号从多条数据线中的一条传送至像素电极。来自所述多个控制信号端的控制信号中的仅一个为负电压。附图说明所附权利要求中特别指出并清楚地要求保护被视为本专利技术的主题。通过以下结合附图的详细描述，本专利技术的前述和其他目的、特征和优点是显而易见的，附图中：图1是根据本公开的一些实施例的像素记忆电路的示意性结构图；图2是浮栅晶体管响应于施加至浮栅晶体管的控制极的正电位或负电位的输出特性曲线的示意图；图3是根据本公开的一些实施例的像素记忆电路的示意性结构图；图4是根据本公开的一些实施例的像素记忆电路的示意性结构图；图5是根据本公开的一些实施例的像素记忆电路的示意性结构图；图6是根据本公开的一些实施例的阵列基板的示意性结构图；图7是根据本公开的一些实施例的像素记忆电路中的信号端的时序图。具体实施方式为了使本领域技术人员更好地理解本公开的技术方案，下面结合附图和实施例对本公开进行进一步详细描述。在本公开的整个说明书中，参考图1至图7。在参考附图时，贯穿全文示出的相同结构和元件用相同的附图标记表示。在本说明书中，可以添加术语“第一”、“第二”等作为前缀。然而，这些前缀仅为了区分术语而添加，而没有诸如顺序和相对优点之类的特定含义。在本公开的描述中，除非另外具体限定，否则“多个”的含义是两个或更多个。在说明书的描述中，对术语“一些实施例”、“一个实施例”、“示例性实施例”、“示例”、“特定示例”或“一些示例”等的引用旨在表示结合实施例或示例描述的特定特征、结构、材料或特性包括在本公开的至少一些实施例或示例中。术语的示意性表达不一定指代相同的实施例或示例。此外，所描述的具体特征、结构、材料或特性可以以任何合适的方式包括在任何一个或多个实施例或示例中。由于晶体管的源极和漏极是对称的，因此其源极和漏极是可互换的。在当前公开中，源极被称为第一极；漏极被称为第二极。根据本公开的附图，晶体管的中间端为栅极，晶体管的信号输入端为源极，晶体管的信号输出端为漏极。此外，当前公开中使用的晶体管可以是N型晶体管和P型晶体管中的一者。P型晶体管在栅极处于低电平时导通并且在栅极处于高电平时截止。N型晶体管在栅极处于高电平时导通并且在栅极处于低电平时截止。此外，本公开各种实施例中的多个信号分别具有相应的有效电位和非有效电位。有效电位和非有效电位仅仅代表信号电位的两种状态，而不意味着整个公开中的有效电位或非有效电位具有特定值。可以理解的是，有效电位是能够启动电子元件的信号电位。图1是根据本公开的一些实施例的像素记忆电路的示意性结构图。如图1所示，像素记忆电路包括开关子电路102和数据输入子电路104。数据输入子电路104可以包括第一浮栅晶体管Tf1和第二浮栅晶体管Tf2。数据输入子电路104可以构造为在开关子电路102的控制下将数据信号从多条数据线106和108中的一条传送至像素电极110。浮栅晶体管是包含浮栅的晶体管。浮栅与其在晶体管中的周围结构电隔离，并且浮栅构造为在其中保持电荷，从而实现数据位的持久存储。在一个实施例中，浮栅晶体管是能够在用于存储数据的存储器器件中保持电荷的互补金属氧化物半导体(CMOS)器件。浮栅晶体管具有两个栅极：一个是浮栅，另一个是接收电信号的控制栅。这两个栅极通过通常称为氧化层的薄介电材料彼此分离。因为浮栅被氧化层电隔离并且不与任何结构电连接，所以其上的任何电子或电荷都被其捕获。无论是否对栅极供电，包围浮栅的氧化层都会保持捕获电子，从而实现数据位的持久存储。若未对浮栅施加电位(即中性)，则器件几乎像普通金属氧化物半导体场效应晶体管(MOSFET)一样工作。图2是浮栅晶体管响应于施加至浮栅晶体管的控制极的正电位或负电位的输出特性曲线(Vgs-Id)的示意图。晶体管的阈值电压是施加至控制栅的使晶体管导通的最小电压。通过向控制栅施加负电位或正电位控制转移到浮栅的电子量，以调整浮栅晶体管的阈值电压。如图2所示，当对浮栅晶体管的控制极施加负电位时，电子被迫通过氧化层进入沟道，电子会在沟道中被吸引至施加正电的源电极。从而，浮栅晶体管的阈值电压沿负方向偏移至Vth-。在从控制栅去除负电位后，由于正电荷聚集在浮栅上，因此更容易形成源极和漏极之间的沟道。当对浮栅晶体管的控制栅施加正电位时，电子从沟道被吸引至浮栅，并被浮栅捕获。从而，浮栅晶体管的阈值电压沿正方向偏移至Vth+。在从控制栅去除正电位后，由于电子聚集在浮栅，一定程度上会屏蔽沟道区域和控制栅，并会阻碍源极和漏极之间形成沟道。然而，与没有浮栅的MOSFET不同，一旦失去供电，浮栅保持其电荷，因为它没有电连接到任何结构。因此，即使失去供电，晶体管也记住其“导通”状态。根据其性质，浮栅晶体管更加省电，并且与传统MOSFET工艺更加兼容。在一些实施例中，如图1所示，开关子电路102包括第一开关晶体管T1和第二开关晶体管T2。第一开关晶体管T1的控制极耦接至栅线112，第一开关晶体管T1的第一极耦接至第一控制信号端Vh1，第一开关晶体管T1的第二极耦接至第一浮栅晶体管Tf1的控制极。第二开关晶体管T2的控制极耦接至栅线112，第二开关晶体管T2的第一极耦接至第二控制信号端Vh2，第二开关晶体管T2的第二极耦接至第二浮栅晶体管Tf2的控制极。开关子电路可以构造为在栅线112的栅信号的控制下将来自第一控制信号端Vh1的第一控制信号和来自第二控制信号端Vh2的第二控制信号分别传送至第一浮栅晶体管Tf1和第二浮栅晶体管Tf2。在一些实施例中，如图1所示，多条数据线包括第一数据线106和第二数据线108。第一浮栅晶体管Tf1的第一极耦接至第一数据线106。第一浮栅本文档来自技高网...

【技术保护点】
1.一种像素记忆电路，包括：开关子电路，以及数据输入子电路，其包括第一浮栅晶体管和第二浮栅晶体管，其中，所述数据输入子电路构造为在所述开关子电路的控制下将数据信号从多条数据线中的一条传送至像素电极。

【技术特征摘要】
【国外来华专利技术】2018.04.26 CN 20181038712481.一种像素记忆电路，包括：开关子电路，以及数据输入子电路，其包括第一浮栅晶体管和第二浮栅晶体管，其中，所述数据输入子电路构造为在所述开关子电路的控制下将数据信号从多条数据线中的一条传送至像素电极。2.根据权利要求1所述的像素记忆电路，其中，所述开关子电路包括第一开关晶体管和第二开关晶体管；所述第一开关晶体管的控制极耦接至栅线，所述第一开关晶体管的第一极耦接至第一控制信号端，所述第一开关晶体管的第二极耦接至所述第一浮栅晶体管的控制极；并且所述第二开关晶体管的控制极耦接至所述栅线，所述第二开关晶体管的第一极耦接至第二控制信号端，所述第二开关晶体管的第二极耦接至所述第二浮栅晶体管的控制极。3.根据权利要求2所述的像素记忆电路，其中，所述开关子电路构造为在所述栅线的栅信号的控制下将来自所述第一控制信号端的第一控制信号和来自所述第二控制信号端的第二控制信号分别传送至所述第一浮栅晶体管和所述第二浮栅晶体管。4.根据权利要求1至3中任一项所述的像素记忆电路，其中，所述多条数据线包括第一数据线和第二数据线；所述第一浮栅晶体管的第一极耦接至所述第一数据线，所述第一浮栅晶体管的第二极耦接至所述像素电极；并且所述第二浮栅晶体管的第一极耦接至所述第二数据线，所述第二浮栅晶体管的第二极耦接至所述像素电极。5.根据权利要求1所述的像素记忆电路，其中，所述第一浮栅晶体管和所述第二浮栅晶体管是N型晶体管，所述第一开关晶体管和所述第二开关晶体管是N型晶体管。6.根据权利要求4所述的像素记忆电路，还包括：存储子电路，其中，所述存储子电路构造为维持所述第一浮栅晶体管的控制极和所述第二浮栅晶体管的控制极的电位。7.根据权利要求4所述的像素记忆电路，还包括：存储子电路，其中，所述存储子电路构造为在所述开关子电路导通时，将所述第一浮栅晶体管的控制极的电位维持为所述第一控制信号的电位，并将所述第二浮栅晶体管的控制极的电位维持为所述第二控制信号的电位。8.根据权利要求6所述的像素记忆电路，其中，所述存储子电路包括电容器，所述电容器的第一极耦接至所述第一浮栅晶体管...

【专利技术属性】
技术研发人员：商广良，韩承佑，韩明夫，袁丽君，姚星，郑皓亮，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11